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Virtex-7-2000T-FPGA clever eingebettet: Um den hochkomplexen 6,8-Milliarden-Transistor-FPGA mit 1.954.560 Logikzellen entsprechend anzubinden, waren eine deutlich höhere Verdrahtungsdichte und ein feineres Systemraster notwendig.
Gemeinsam mit Pro Design hat Häusermann nun für die knapp 15 cm x 13 cm große Baugruppe einen 24-lagigen Multilayer mit 2,5 mm Dicke und 11 Innenlagenkernen mit Materialdicken von jeweils 75 µm entwickelt.
Für die HDI-Fertigung kommen Ultraspeed-LZ3600 genannte CNC-Bohrmaschinen des Herstellers Posalux zum Einsatz.
Die Ultraspeed-LZ3600 von Posalux sind dafür ausgelegt, kleinste Bohrdurchmesser mit der jeweils korrekten Schnittgeschwindigkeit zu realisieren.

Erhebliche Fortschritte bei der Entwicklung von Prozesstechnologien zur Herstellung von Logikchips mit Strukturen von 22 nm und darunter haben zur Realisierung von ICs mit I/O-Bandbreiten von mehreren 100 GBit/s geführt. Über ein besonders hohes Maß an Flexibilität und Freiraum verfügen SRAM-basierende FPGAs, stellvertretend für reprogrammierbare Logik der letzten Generation. Die Komplexität dieser Bausteine stellt besondere Anforderungen an die Konstruktion von Hardware mit Gigabit-Technologien. Dabei kommt der Leiterplatte als Schaltungsträger und Verbindungselement die eigentliche Schlüsselposition zu. Als Verbindungselement muss die Leiterplatte schon heute den Bedarf an breitbandiger Datenübertragung für die nächsten Jahre erfüllen. Diesen Herausforderungen allein durch Verbesserungen klassischer Methoden zu begegnen, lässt sich kaum mehr bewerkstelligen und insbesondere aus Kostengründen nicht mehr so leicht rechtfertigen. Mit den neuen Halbleitertechnologien treten Design-Probleme zu Tage, die es bislang nicht zu geben schien.

Die Konsequenz sind komplexe Multilayer, deren Funktion und korrektes EMV-Verhalten mit einer Fülle von Maßnahmen sichergestellt werden muss. Die Herstellung der Leiterplatte stützt sich primär auf drei Säulen: Die Entwicklung der Hardware, bestehend aus Schaltplan und Layout, die Produktion der Leiterplatten und letztlich das Bestücken und Löten der Baugruppe. Bedingt durch die Komplexität ist bereits bei der Layouterstellung eine enge Partnerschaft mit einem kompetenten Leiterplattenhersteller unerlässlich.

FPGA mit Stacked-Silicon-Interconnect

Eine solch enge Zusammenarbeit konnte Häusermann mit Pro Design realisieren. Der Experte für Entwicklungstools lässt die Leiterplatten für die proFPGA-Module beim Niederösterreichischen Platinenhersteller fertigen. Die Produktfamilie proFPGA richtet sich an Kunden, die eine kosteneffektive und leistungsfähige FPGA-basierte Prototyping-Lösung für SoC-Design-Validierung, Systemintegration und Pre-Silicon-Softwareentwicklung benötigen, um die Entwicklungszeiten erheblich zu verkürzen. Auf Board-Ebene ist eine wesentlich höhere Komplexität in der Entwicklung der Leiterplattenlayouts erforderlich, um eine hohe Signalintegrität bei hohen Taktzeiten sicherzustellen. Immerhin ist das Herzstück ein 6,8-Milliarden-Transistor-FPGA mit 1.954.560 Logikzellen, der im 28-nm-HPL-Prozess (high performance low power) von der Foundry TSMC hergestellt wird und in einem BGA-Gehäuse mit 1924 Anschlüssen gehäust ist. Für die Baugruppe haben die Ingenieure ein High-Speed-Design entwickelt, das eine Übertragungsgeschwindigkeit von bis zu 1,8 GBit/s über die Standard-Ein- und Ausgänge des FPGA und bis zu 14,1 GBit/s über die Hochgeschwindigkeits-Transceiver des FPGA sicherstellt.

Bemerkenswert daran ist, dass Xilinx für seine SoC-artigen Virtex-7-2000T und einige andere Mitglieder der Virtex-7-Familie, die Stacked-Silicon-Interconnect- oder kurz SSI-Technik kreiert hat, die mehrere Silizium-Chips nebeneinander auf einem passiven Silizium-Interposer integriert. Die werden dann über Metallverbindungen, die durch den Interposer laufen, verbunden, ähnlich der Weise, mit der separate Chips über Metallverbindungen in einer Leiterplatte kommunizieren. Auf diese Weise ist Xilinx in der Lage, Bausteine herzustellen, die das Moore‘sche Gesetz überflügeln, denn traditionell haben FPGA-Anbieter ihre aktuellen Architekturen auf die neusten Halbleiterfertigungsprozesse implementiert, um die Vorteile des so genannten Moore‘schen Gesetzes zu nutzen. Dieses besagt, dass sich die Anzahl der Transistoren mit der Einführung einer neuen Halbleiterfertigungstechnik alle 22 Monate verdoppelt. In den letzten Jahrzehnten erlaubte es das Moore‘sche Gesetz den FPGA-Anbietern, ständig neue FPGAs anzubieten, die ihre Kapazität im Vergleich zu den Vorgängern verdoppelten.

HDI für leistungsfähige FPGAs

In diesem physikalischen Umfeld sichern nur ausgefeilte Maßnahmen das reibungslose Zusammenspiel digitaler und analoger Strukturen auf ein und derselben Platine. Die steigenden Taktraten der Prozessoren, vor allem aber die kurzen Signalanstiegs- und Abfallzeiten der assoziierten Schaltungskomponenten führen zu High-Speed-Designs mit signifikanten Anforderungen. Die Forderung nach hoher Signalintegrität bei niedrigeren Betriebsspannungen schließt impedanzdefinierte Leiterbahnen mit genau aufeinander abgestimmten Signallaufzeiten ein. Gemeinsam mit Pro Design hat Häusermann nun für die knapp 15 cm x 13 cm große Baugruppe einen 24-lagigen Multilayer mit 2,5 mm Dicke und 11 Innenlagenkernen mit Materialdicken von jeweils 75 µm entwickelt. Die feinen Leiterzüge mit Leiterbildstrukturen auf den Außen- und Innenlagen von 100 µm beziehungsweise 80 µm und einem minimalen Bohrungsdurchmesser von 0,3 mm sorgen für eine hohe Packungsdichte der Platine.

Häusermann kann auf eine langjährige Erfahrung in der Herstellung von HDI-Leiterplatten verweisen. Seit mehreren Jahren werden 16-lagige Multilayer in Großserien und großen Leiterplattenformaten mit einer guten Ausbeute produziert. Um jedoch solch hochkomplexe Bauteile wie den Virtex-7-2000T-FPGA entsprechend anzubinden, waren eine deutlich höhere Verdrahtungsdichte und ein feineres Systemraster notwendig, was sich schließlich nur mit 24 Lagen umsetzen ließ. Dabei wurde ein großes Augenmerk auf die Auswahl des Materials, die Platinengröße und den Lagenaufbau gelegt – darauf abzielend, mit der Obergrenze der technischen Machbarkeit ein Maximum an Gestaltungsfreiheit und Sicherheit zu erreichen: Bei 24 Lagen müssen Innenlagenfertigung und Registrierungsprozess wegen der sehr dünnen Kernstärken von 75 µm exakt stimmen. Schon der Versatz einer Innenlage bei der Registrierung, ein kleiner Fehler auf einer der 22 Innenlagen oder ein falsch eingestellter Galvanikprozess lassen die Ausschussrate in die Höhe schießen.

Exakt eingestellte Anlagentechnik und Prozessführung

Die Stützung unterschiedlicher Spannungsebenen von BGAs mit 1000 Pins und mehr sowie Taktraten im GHz-Bereich verlangt völlig neue Lösungsansätze, die sich mit konventionellen CAD-Strategien kaum mehr realisieren lassen. Nur durch die intensive Zusammenarbeit mit dem Leiterplattenhersteller lassen sich Verfahren wie „gestapelte Stromversorgungsflächen“ mit wirtschaftlich vertretbarem Aufwand erarbeiten. Drei Eigenschaften des Designs machen die Leiterplattenfertigung anspruchsvoll: erstens die hohe Lagenzahl und damit verbunden die hohe Anzahl an sehr dünnen (75 µm) Innenlagenkernen, zweitens die extrem feinen Leiterzüge und drittens die Konzentration der Vias (durchkontaktierte Bohrungen) für den BGA. Die Innenlagenfertigung muss „top“ sein – jede einzelne Lage hat fehlerfrei zu sein. Darum wird jede Innenlage genau geprüft. Nicht weniger fordernd ist der Registrierungsprozess der Einzellagen vor dem Verpressen und Bohren. Abweichungen, die bei einem vier- oder sechslagigen Multilayer in der Toleranz liegen, sind bei 24 Lagen unakzeptabel und bedeuten ein fehlerhaftes Endprodukt. Parallel zu den gestapelten Stromversorgungsflächen bietet Häusermann auch das „Pluggen von Leiterplatten“ an.

Prozessführung und Anlagentechnik müssen auch in der Galvanik exakt passen. Die Herausforderung ist und bleibt dabei die ungleiche Verteilung der Bohrungen auf der Leiterplatte und hier speziell die Konzentration durch den BGA auf einer Fläche von 42 mm x 42 mm. Unter dem BGA sind 1923 Vias eindesignt. Damit ist die Gesamtkupferfläche in diesen Bohrungen, die in der Galvanik zum Metallisieren der Bohrungen aufgebracht werden muss, doppelt so groß wie die Kupferfläche an der Oberfläche im BGA-Bereich. Um das Metallisieren der Vias in der vorgegebenen Qualität sicherzustellen, muss in die Bohrungen wesentlich mehr Kupfervolumen eingebracht werden als auf die Oberfläche. Das ist höchster Schwierigkeitsgrad.

Augen auf bei HDI!

Die Kosten einer Baugruppe werden maßgeblich in der Entwicklung und beim Design einer Leiterplatte/Baugruppe festgelegt. Die Auswahl der Bauteile und Gestaltung des Designs bestimmt die künftige Fertigung der Leiterplatte genauso wie die nachfolgende elektronische Baugruppenfertigung. Nicht alles, was sich in einem „pfiffigen“ CAD-System einfach darstellen lässt, ist in der Praxis real durchführbar und wirtschaftlich produzierbar.