Bild 1: Der I/O-Rahmen enthält spezielle Hard-IP, konfigurierbare I/Os, Serdes, Taktgeneratorblöcke mit PLLs sowie konfigurierbare Logik.

Bild 1: Der I/O-Rahmen enthält spezielle Hard-IP, konfigurierbare I/Os, Serdes, Taktgeneratorblöcke mit PLLs sowie konfigurierbare Logik.Achronix Semiconductor

Die FPGAs Speedster 22i Familie haben komplett integrierte Hard-IP-Protokollfunktionen für Kommunikations- und Test-Anwendungen. Die Hard-IP umfasst den gesamten I/O Protokollstack für 10, 40, 100 Gigabit-Ethernet, Interlaken, PCI Express Generationen 1, 2 und 3, sowie Speicher-Controller für DDR 3mit 2,133 Gbit/s. Bei anderen FPGAs werden diese Funktionen in den programmierbaren Strukturen implementiert, was das Timing problematisch macht und bis zu 500.000 äquivalente Look-up-Tables (LUTs) des programmierbaren teils belegt.

Die synchronbasierte HD-FPGA-Familie besteht aus vier Bausteinen, von denen der größte 1,7 Mio. effektive LUTs und 144 MBit Embeded-RAM enthält. Sie ist eine Kombination aus hoher FPGA-Dichte und geringer Leistungsaufnahmen. Als I/O-Bandbreite sind verfügbar: Bis zu 16 Serdes -Funktionen mit Übertragungsgeschwindigkeiten von 28 Gbit/s, 64 Serdes-Funktionen mit 12,75 Gbit/s sowie 960 General-Purpose-I/Os (2,133 Gbit/s).

Bild 2: Der Speedster 22i HD Core ist in Spalten rekonfigurierbarer Logikblöcke (RLB) angeordnet, in die Block-RAMs (BRAM), Block-Multiplizier-Ackkumulatoren (BMAC) und Logik-RAMs (LRAM) zwischengelagert sind. Ein Netz horizontaler und vertikaler Leitunge

Bild 2: Der Speedster 22i HD Core ist in Spalten rekonfigurierbarer Logikblöcke (RLB) angeordnet, in die Block-RAMs (BRAM), Block-Multiplizier-Ackkumulatoren (BMAC) und Logik-RAMs (LRAM) zwischengelagert sind. Ein Netz horizontaler und vertikaler LeitungeAchronix Semiconductor

Die FPGAs der HP-Familie basieren auf der patentierten Self-Timed-Architektur pico Pipe und arbeiten mit bis zu 1,5 GHz drei- bis viermal schneller als die synchronbasierten FPGAs. Die Speedster22i HP FPGAs erzielen in Feed-Forward-Datenfluss- und DSP-Applikationen erzielen ein Maximum an Performance. Von den zwei Bausteinen der HP-Familie verfügt das größere über 250.000 LUTs und 64 MBit Embedded-RAM.

„Die Integration von klassenbestem IP, das sich bereits in Halbleiterbausteinen bewährt hat, ist Bestandteil unserer Strategie zu Realisierung von Alleinstellungsmerkmalen,“ sagte John Lofton Holt, Gründer und Chairman oft he Board von Achronix. „Abgesehen von den gravierenden Verlustleistungs- und Performance-Vorteilen, die aus dem 22-nm-Prozess von Intel resultieren, können unsere Speedster 22i FPGAs auch auf eine ganze Palette an branchenführendem I/O- Core- und Packaging-IP aus der Entwicklung von Intel zurückgreifen.“

Bild 3: John Lofton Holt, Gründer und Chairman oft he Board von Achronix.

Bild 3: John Lofton Holt, Gründer und Chairman oft he Board von Achronix.Achronix Semiconductor

In den anvisierten Anwendungen nimmt das integrierte Hard-IP bis zu 90 % weniger Leistung auf als die Implementierung der gleichen Funktionen im programmierbaren Teil von Universal-FPGAs. Die Innovationen des 22 nm Fin FET-Prozesses von Intel nehmen darüber hinaus 50 % weniger Leistung auf und sind dennoch nahezu 40 % schneller als Transistoren auf Basis von 28 nm Planar-Prozessen.

Entwicklungsmuster des HD1000 mit 1. Mio. effektiven LUTs und 84 MBit Embeddded-RAM werden vom dritten Quartal 2012 an ausgeliefert. Die übrigen HD- und HP-Bausteine folgen in den kommenden 12 Monaten.