Bild 1: Diese Grafik aus dem Jahr 2007 zeigt, wie stark bei Automotive-ICs die Versorgungsspannung und der Threshold sinken.

Bild 1: Diese Grafik aus dem Jahr 2007 zeigt, wie stark bei Automotive-ICs die Versorgungsspannung und der Threshold sinken.Infineon

Die Versorgungsspannungs-Pegel digitaler ICs sinken, egal ob IT/Telekommunikation, Automatisierungs-/Steuerungstechnik oder in Automotive-Steuergeräten. Bei mobilen Geräten und dank gesetzlicher Regelungen wie EuP (Eco-Design of Energy-Using Products) auch bei stationärer Unterhaltungselektronik sinken die Pegel ebenfalls. Dazu kommen Vorgaben wie die Temperaturfestigkeit schneller Speicher. Gleichzeitig sinken die Störabstände und die Timing-Vorgaben werden bei höheren Taktraten immer enger.

Alles in allem gerät damit die Entwurfsstrategie „Low-Power High-Speed“ bei den PCBs zum zentralen Thema vieler Anwender und damit auch Dienstleister. Die Entwickler müssen die traditionellen Schranken zwischen ICs als einfach plazierbare und nutzbare Blöcke auf der einen und dem Leiterplattendesignprozess auf der anderen Seite überwinden sowie die Qualität der Stromversorgungssysteme berücksichtigen.

Bild 2: Theoretisch mögliche Leistungsaufnahme eines ICs, abhängig von der Versorgungsspannung.

Bild 2: Theoretisch mögliche Leistungsaufnahme eines ICs, abhängig von der Versorgungsspannung.Zuken

Nach Einschätzung von Analysten werden die Versorgungsspannung und damit auch die Störabstände der verwendeten ICs in den nächsten Jahren weiter deutlich in den Bereich von 1 V sinken mit Störabständen von dann weniger als 200 mV (Bild 1). Dies führt zwangsläufig zu einer reduzierten Leistungsaufnahme, sowohl der theoretisch möglichen als auch der real am Endsystem auftretenden (Bild 2).

Zudem gehen IC-Hersteller dazu über, auch für das Stromversorgungsystem (Power Distribution System, PDS) hinsichtlich der Güte und eventueller Spannungsschwankungen entsprechende Constraints vorzugeben (Tabelle 1). Die Handhabung des Themas Low-Power erfordert also ein Umdenken, Leiterplatten müssen für Low-Power speziell entworfen werden.

Tabelle 1: IC-Hersteller schreiben heute recht exakt vor, wie gut die Stromversorgung arbeiten muss – hier am Beispiel von Freescales Power-PC-Prozessoren.

Tabelle 1: IC-Hersteller schreiben heute recht exakt vor, wie gut die Stromversorgung arbeiten muss – hier am Beispiel von Freescales Power-PC-Prozessoren.Freescale

Low-Power-Designregeln

Elementare Problempunkte beim Low-Power-Entwurf einer Leiterplatte sind:

  • Die erhöhte Anzahl von Funktionskomponenten und höhere Taktraten führen zu höherem Energieverbrauch.
  • Nicht alle Elektroniksysteme können in einen Sleep-Modus gehen, um Energie zu sparen.
  • Beim Umschalten von ICs fließt Strom (Schaltstrom), zudem muss der so genannte Leakage Current der Transistoren berücksichtigt werden.
  • Das Gesamtsystem muss Low-Power-gerecht sein, nicht nur einzelne Bereiche.

IC-Ebene und Übergang IC/PCB

Auf der IC-Ebene ist seit einigen Jahren seitens der Hersteller ein Trend zu verminderter Leistungsaufnahme trotz steigender Integrationsdichte festzustellen. FPGA-Hersteller wie Xilinx oder Altera haben längst die Versorgungsspannung reduziert und sie stellen Power-optimierte IP-Cores zur Verfügung, die es erlauben, ungenutzte Hardwarebereiche abzuschalten.

Auf einen Blick

Um ein Gerät zu entwerfen, das schnell arbeitet, kompakt ist und wenig Energie benötigt, müssen Auftraggeber und Dienstleister das komplette System betrachten, vom Leiterplattenentwurf bis hinein in die IP-Blöcke von FPGAs. Dieser Überblick zeigt allen Beteiligten anhand einfacher Beispiele, warum der Blick auf das komplette System so wichtig ist.

Speicherbausteine sind ebenfalls hinsichtlich ihres Energieverbrauches weiterentwickelt worden, Leistungsmerkmale wie temperaturabhängige Refresh-Zyklen adressieren diese Fragen ebenso wie die dynamische On-Die-Terminierung, die die neuen DDR3-Speicher auszeichnet. Zudem bieten für einige Applikationen nur einzelne schnelle Speicher die erforderlichen Leistungsdaten hinsichtlich des erlaubten Temperaturbereiches. Ein Beispiel: Die Anforderung von -40 Grad zwingt zum Einsatz von Mobile-DDR2 auch in Applikationen, die diesen schnellen Speicher eigentlich gar nicht benötigen.

Sehr viel Energie wird auch für die Schaltvorgänge der Interfaces zwischen den ICs benötigt. Bereits im Entwurfsprozess, zum Beispiel durch die Auswahl der richtigen FPGA-Technologie und der Optimierung der Verdrahtungsreihenfolge (Topologie), kann man hier einen entscheidenden Schritt hin zu effektivem Low-Power-Design gehen. Hardwareseitig werden heute Bus-Switch-ICs eingesetzt, um nicht genutzte Systembereiche (etwa eine ungenutzte Speicherbank) abzuschalten.

Der Vorteil dieser Bausteine liegt auf der Hand: Sie zeichnen sich durch eine nur minimale zusätzliche Laufzeitverzögerung aus und ihre Leistungsaufnahme im Off-Zustand ist vernachlässigbar, typischerweise um 1 μA. Neben der Energieeinsparung führt das teilweise Abschalten in der Regel auch zu einem deutlich verbesserten Signalintegritäts- und EMV-Verhalten.

LVDS und SerDes als Schlüsseltechnologie

Bild 3: LVDS-Schaltverhalten, Spannungen (oben) und Ströme (unten).

Bild 3: LVDS-Schaltverhalten, Spannungen (oben) und Ströme (unten).Zuken

Low-Voltage Differential Signaling (LVDS) als physikalischer Schnittstellenstandard stellt die Grundlage für viele moderne Übertragungsprotokolle dar. LVDS ist eine stromsparende (Bild 3) und rauscharme Methode zur schnellen Datenübertragung auf Kupferleitungen. Es bewältigt die Anforderungen für Datenübertragung in bandbreitenintensiven Anwendungen und kommt bei einer Leistungsaufnahme im mW-Bereich auf Datenübertragungsraten von mehreren GBit/s. Weitere Pluspunkte sind die Eignung für niedrige Versorgungsspannungen, die geringe elektromagnetische Abstrahlung, eine hohe Rauschunterdrückung sowie die robuste Signalübertragung.

Bei den Datenschnittstellen können Systementwickler heute mit Datenverbindungen auf SerDes-Basis große Fortschritte bei der Reduzierung des Gesamtenergiebedarfs im Vergleich zu asymmetrischen oder parallelen LVDS-Datenbussen erreichen. Zudem wird die Auslegung der Schaltungen für höhere Datenraten möglich.

Beispielsweise können Entwickler von Datenbussen in Kommunikationssystemen SerDes einsetzen, um die Anzahl der Systemports zu erhöhen und gleichzeitig die Energie- und Wärmebudgets unter Kontrolle zu behalten. Betrachtet man die Energie, die zur Übertragung von 10 GBit zum Beispiel über eine Backplane benötigt wird, so kommt man beim traditionellen parallelen Ansatz auf 16 LVDS-Leitungen für jede Richtung, also bei einer Vollduplex-Konfiguration auf 32 LVDS-Leitungen mit je 622 MBit/s. Bei einem typischen Energieverbrauch der LVDS-Buffer beträgt die nur für die Datensignale benötigte Leistung etwa 2 W.

Zusätzlich zum recht hohen Energieverbrauch ist der Platzbedarf auf der Leiterplatte im Vergleich zu einem Ansatz auf SerDes-Basis sehr groß. Bei SerDes kann alternativ zum Beispiel die Technologie 10 GbE XAUI genutzt werden, die vier Vollduplex-Datenverbindungen mit 3,125 GBit/s und integrierter Taktung bietet. In der Regel erreichen moderne XAUI-SerDes-Bausteine eine Verlustleistung im Bereich von einem Watt, also die Hälfte des parallelen LVDS-Ansatzes.

Durch SerDes können Entwickler von Kommunikationssystemen die Anzahl von Systemports wesentlich erhöhen, gleichzeitig die Probleme im Zusammenhang mit Verlustleistung und Wärmeableitung unter Kontrolle halten sowie die Größe der Systeme reduzieren, um sie den Low-Power- und Miniaturisierungs-Anforderungen anzupassen.

Anwendungsbeispiel: DDR3 versus DDR2

Bild 4: Die Schaltströme bei DDR2-Speicher (links) und bei DDR3 (rechts) zeigen, warum der neuere Standard weniger Energie benötigt.

Bild 4: Die Schaltströme bei DDR2-Speicher (links) und bei DDR3 (rechts) zeigen, warum der neuere Standard weniger Energie benötigt.Zuken

Einer der Motivationsfaktoren für den Einsatz von DDR3-Speichern sind deren Leistungsversprechen: Weniger Energieverbrauch durch niedrigere Betriebsspannung, höhere Leistung und mehr Bandbreite. Die Versorgungsspannung für Speichermodule (VDIMMs) wurde mit DDR3 auf 1,5 V gesenkt; DDR2 war noch auf 1,8 V angewiesen. Zusammen mit den reduzierten Strukturbreiten sorgt das für einen bis zu 40 % geringeren Strombedarf.

Die Flyby-Topologie zeichnet sich durch deutlich verminderten Stromverbrauch aus, verglichen mit einer Baumstruktur mit dem Verzweigungspunkt nahe dem Treiber. Da die kapazitive Last des Treiber reduziert ist, sinken als Folge auch die Schaltströme (Bild 4).

Um einen schnelleren externen Bustakt zu ermöglichen, können bei DDR2- und DDR3-Speichern die Eingangssignale direkt in den Speichermodulen terminiert werden. Dies wird als On-Die-Terminierung (ODT, Bild 5) bezeichnet. Die Verlagerung der Terminierung in den Speicherchip reduziert zudem die Systemkosten, da die für die Terminierung nötigen Bauteile sonst zusätzlich diskret auf dem Mainboard verbaut werden müssten.

Bild 5: Vergleich Schaltströme bei herkömmlicher Terminierung (oben) und ODT (unten).

Bild 5: Vergleich Schaltströme bei herkömmlicher Terminierung (oben) und ODT (unten).Zuken

Zusammenfassung

Um die Leistungsaufnahme zu reduzieren ist es wichtig, den Energiebedarf im Betrieb wie auch den Standby-Modus zu betrachten, darüber hinaus müssen IC-Aspekte wie auch Schaltströme und Lasten auf der Leiterplatte optimiert werden. Es sind also alle Entwickler gefragt, egal ob Inhouse oder beim Dienstleister.

Fast alle großen Halbleiterhersteller bieten inzwischen spezielle ICs für Low-Power-Anwendungen an, sowohl bei CPUs, Speicherbausteinen bis hin zu Low-Power-FPGAs. Die Kombination von Low-Power-Technologien mit Low-Power-IP-Cores ermöglicht die Minimierung der IC-Leistungsaufnahme (on-chip). Wo möglich sollten nicht genutzte Bereiche der Elektronik durch entsprechende Hardware-Komponenten (Bus-Switches) abgeschaltet werden.

Die Auswahl entsprechender Terminierungen (on-chip oder on-board) kann neben der Optimierung der Signalintegrität ebenfalls helfen, den Stromverbrauch deutlich zu reduzieren sowie das EMV-Verhalten zu verbessern. Differenzielle Signalübertragung wie LVDS hat sich zum State of the Art entwickelt. Sie hilft, die Signal-Qualität gerade bei hohen Datenraten bei einer verminderten Leistungsaufnahme zu optimieren.

Ein geeigneter Leiterplattenentwurfsprozess und die sorgfältige Auswahl von verfügbaren Technologien erlauben wirtschaftliches Low-Power-Design. Da die Störabstände und Toleranzen in allen Bereichen dieser Elektroniksysteme äußerst gering sind, muss das gesamte System im Hinblick auf Signalqualität, Versorgungsystem (Schaltströme und DC-Ströme) wie auch das EMV-Verhalten simuliert werden, um ein erfolgreiches Leiterplattendesign zu garantieren.