IMEC und Philips Research teilen mit, dass die ersten Funktionsmuster von CMOS-Bauteilen in 100 nm-Geometrie den Reinraum von IMEC verlassen haben: Deren elektrische Eigenschaften entsprechen den Anforderungen der ITRS. Im Rahmen einer strategischen Allianz erforschen IMEC und Philips Research seit Anfang des Jahres 2000 die für eine 100-nm-CMOS-Technologie entscheidenden Verarbeitungs- und Integrationsschritte. Prinzipiell basiert sie auf einer skalierten Version von planarem CMOS, wie etwa der 130-nm-Technik, ist aber im Hinblick auf niedrige Leckströme und anspruchsvolle Anwendungen optimiert.


Zur erfolgreichen Anpassung existierender Prozessschritte an die 100 nm-Geometrie trugen folgende Maßnahmen bei: Optimierung des Gate-Aufbaus mit neu entwickelten Gate-Dielektrika, neuartige Source/Drain-Gestaltung mit Implantierung durch extrem niedriger Energie und Super-HALOs in Verbindung mit Spike Anneal. Als weiterer Fortschritt wurde Kobalt-Silizid, eine intermetallische Verbindung von Kobalt mit Silizium auf der Basis einer abschließenden Titan-Deckschicht integriert. Gleich zwei Verbesserungen ergab eine Optimierung der Nitrid-Oxyde: Verringerung von Leckströmen und bessere Integrität gegenüber Bor-Durchdringung. Schließlich gelang eine entscheidende Verbesserung durch die Verringerung der dielektrischen Gate-Isolierung von 2 nm auf 1,5 nm.


Bei einer Versorgunosspannung von UDD = 1,2 V und einem Strom von 20 μA/μm im gesperrten Zustand konnten Ansteuerströme von 840 μA/μm für NMOS und 350 μA/μm für PMOS erreicht werden. In einer gemeinsamen Erklärung stellten Prof. Gilbert Declerck, Präsident und CEO von IMEC und Dr. Carel van der Poel, Vizepräsident von Philips Research dazu fest: „Die erreichten elektrischen Leistungsmerkmale erfüllen die ITRS-Anforderungen. Sie bedeuten einen erfolgreichen ersten Schritt vorwärts in der gemeinsamen Erforschung der 100 nm Technologie durch IMEC und Philips Research.“ Für eine weitere Integration des Front-End-Prozesses für 100 nm-Bauteile liegt das Hauptaugenmerk auf den beiden Back-End-of-Line-Modulen, zu denen Kupferverbindungen und Dielektrika mit niedriger Dielektrizitätskonstante gehören sowie einer STI (shallow trench isolation)-Skalierung.