„Innerhalb der nächsten zwei bis drei Jahre wird die Anzahl der Design-Starts für Gate-Arrays auf Null zurückgehen“, prophezeit Elie Massabki, Vice President of Marketing bei ChipX anlässlich der Markteinführung seiner neuen Structured-ASIC-Familie CX6000.
Die ersten zwölf CX6200-ICs enthalten ein Standard-PHY für USB-2.0-OTG. ChipX wird seinen Kunden über IP-Partnerschaften einen 200-MHz-Prozessor des Typs 80515 mit einem Taktzyklus pro Maschinenzyklus sowie einen PHY-kompatiblen USB-Controller anbieten.
ChipX setzt dabei vor allem auf das SideChip-Konzept. Ein SideChip ist ein Structured-ASIC neben einem Haupt-ASIC, das die Integration erleichtert und eine flexiblere Systemarchitektur ermöglicht. 
Die neue Familie CX6000 auf Basis der X-Cell-Architektur kann je nach Integrationsdichte- und Time-to-Market-Anforderungen des Kunden für 2, 3 oder 4 Metalllagen ausgelegt werden.  CX6000 bietet außerdem konfigurierbare I/O-Blöcke mit Unterstützung für LVTTL, LVCMOS, SSTL18/2/3, HSTL, LVDS, LVPECL, XOSC, PCI, PCIX und DDR.  Die I/O-Blöcke lassen sich individuell als Eingang, Ausgang, bidirektionaler Ein/Ausgang, Betriebsspannung oder Masse konfigurieren.  
Die neuen Chips, die mit einer maximalen Taktfrequenz von 250 MHz arbeiten, enthalten 140.000 bis 1,8 Millionen ASIC-Gatter sowie bis 1,2 Mbit Embedded-HD-SRAM. Außerdem sind vier konfigurierbare, jitterarme PLLs mit Arbeitsfrequenzen von 10 MHz bis 1 GHz integriert. (av)