Vor mehr als zehn Jahren wurden im Markt für Takt-ICs und Frequenzregelung PLL-basierte Oszillatoren eingeführt (Phase-Locked Loop). Diese Neuerung ermöglichte zahlreiche Funktionen, die zuvor mit herkömmlichen Quarzoszillatoren (XOs) nicht verfügbar waren. Mit integrierter Takt-Synthesizer-Technik lassen sich PLL-basierte XOs programmieren, um verschiedene Frequenzen zu erzeugen. Damit erübrigten sich die Materialverarbeitungsschritte, die bisher nötig waren, um Quarze zu schneiden, sodass sie bei einer bestimmten Frequenz schwingen. PLL-basierte XOs wurden nun frequenzflexibel und die Lieferzeiten haben sich verkürzt.

Auf einen Blick

Programmierbare Oszillatoren sind deutlich flexibler und schneller verfügbar als XOs. Allerdings können die PLL-Schaltungen so viel Jitter erzeugen, dass es zu Störungen kommt. Statt blind auf XOs zu setzen, können Entwickler anhand der im Beitrag genannten Kriterien entscheiden, ob sich ein PLL-basierter Oszillator für ihre Anwendung eignet. Ein Online-Tool von Silicon Labs hilft zudem, aus dem Rauschprofil das Phasenrauschen zu berechnen.

Die Lieferzeit herkömmlicher Oszillatoren kann 14 Wochen oder länger betragen. Hardwareentwickler bevorzugen programmierbare Oszillatoren, da diese wesentlich schneller zur Verfügung stehen. Leider ergeben sich dabei aber Probleme. Einige Designs, die den Übergang von herkömmlichen XOs auf PLL-basierte XOs vollzogen haben, weisen nun einen Jitter auf, der anwendungsbezogene Fehler verursachen kann. Diese reichen von übermäßigen Bitfehlerraten in Kommunikationsverbindungen bis hin zu inoperablen SoCs und Prozessoren. Als Gegenmaßnahme haben viele IC-Hersteller ihre Bausteine so spezifiziert, dass sie nicht zusammen mit PLL-basierten Oszillatoren verwendet werden dürfen. Diese Wendung erschwert den Einsatz frequenzflexibler und kurzfristig lieferbarer PLL-basierter Oszillatoren.

Unnötiger Rückschritt

Bild 1a: Ein nicht optimales PLL-basiertes XO-Design führt zu hohem Phasenrauschen...

Bild 1a: Ein nicht optimales PLL-basiertes XO-Design führt zu hohem Phasenrauschen…Silicon Labs

Warum ist dies der Fall? Die PLL-Technik unterscheidet sich von Anbieter zu Anbieter. Ein nicht optimales PLL-Design führt zu übermäßigem Oszillator-Phasenrauschen und Jitterspitzen (Bild 1 links). Der Phasenjitter dieses PLL-basierten XO wurde mit 150 pseff gemessen – integriert über das Frequenzband 12 kHz bis 20 MHz. Damit ist er ungeeignet für die Taktung schneller PHYs, die normalerweise <1 pseff Jitter erfordern.

Der Periodenjitter des XO ist rechts in Bild 1 dargestellt. Dieser bimodale Periodenjitter kann ein Zeichen von PLL-Stabilitätsproblemen sein, die sich nachteilig auf die Leistungsfähigkeit eines SoCs auswirken, der diesen XO verwendet. Ein zweites Problem bei programmierbaren Oszillatoren mit Jitterspitzen sind kaskadierte PLLs. Wird ein solcher PLL-basierter Oszillator an einen IC angeschlossen – mit einer PLL in einem nachfolgenden Schaltkreis – erhöht sich der Jitter insgesamt.

Bild 1b: ... und hohem Periodenjitter.

Bild 1b: … und hohem Periodenjitter.Silicon Labs

Allerdings sind nicht alle PLLs, und schon gar nicht alle PLL-basierten Oszillatoren gleich. Ein sorgfältiges PLL-Design kann dafür sorgen, dass programmierbare Oszillatoren eine Jitter-Performance bieten, die den besten Quarzoszillatoren ebenbürtig ist. Und sie lösen das Problem kaskadierter PLLs. Diese hochleistungsfähigen PLL-basierten Oszillatoren eignen sich zur Taktung von Prozessoren/SoCs und schnellen Serializern, PHYs und FPGAs.

Auswahlkriterien

Entwickler können drei einfache Kriterien zur Evaluierung heranziehen, ob sich ein PLL-basierter XO für die Anwendung eignet: Jittererzeugung, Jitterspitzen und Phasenrauschen.

Jittererzeugung: In Anwendungen mit kaskadierten PLLs, zum Beispiel bei der FPGA- und PHY-Taktgebung, wird der XO-Referenztakt-Jitter durch den internen PLL-Jitter des FPGA/PHY verstärkt. Beginnt man mit einer jitterarmen XO-Referenz (Phasenjitter beispielsweise << 1 pseff) maximiert sich die Höhe des tolerierbaren Jitter, den der interne PLL des FPGA/PHY erzeugt. Damit erhöht sich auch der Spielraum für das Gesamtdesign.

Bild 2: PLL-basiertes Jitter-Tracking und Filterung hilft, Jitterspitzen zu verringern.

Bild 2: PLL-basiertes Jitter-Tracking und Filterung hilft, Jitterspitzen zu verringern.Silicon Labs

Jitterspitzen: Kaskadierte PLLs bergen das Risiko übermäßigen Jitters. Jitterspitzen entstehen, wenn die Schleifenbandbreite der PLL erster und zweiter Stufe gleich ist. Dieses Risiko lässt sich einfach unterbinden, indem ein PLL-basierter Oszillator mit einer relativ geringen internen PLL-Bandbreite zum Einsatz kommt. Die PLL sollte gut gedämpft sein, um sicherzustellen, dass weniger als 1 % Peaking (< 0,1 dB) auftritt (Bild 2). Die Bandbreite von PLLs zweiter Stufe in gängigen SoCs/FPGAs beträgt meist >1 MHz. Ein PLL-basierter Oszillator mit niedrigen Jitterspitzen und einer wesentlich geringeren internen Bandbreite garantiert, dass sich Jitterspitzen nicht mit der Downstream-PLL-Bandbreite überlappen. Damit kann die zweite PLL-Stufe Änderungen in der ersten Stufe einfach verfolgen und eine ausreichende Schleifenstabilität und Phasenspielraum erhalten.

Phasenrauschen: Wie findet man heraus, ob ein PLL-basierter Oszillator in der eigenen Anwendung richtig funktioniert? Der Periodenjitter des Oszillators lässt sich über ein Oszilloskop einfach verfolgen. Das Oszillator-Phasenrauschen kann man über einen Spektrumanalysator messen. Falls keiner zur Verfügung steht, kann auch der Takt-IC-Zulieferer Messwerte zum Phasenrauschen liefern. Der Phasenjitter lässt sich direkt aus dem Diagramm zum Phasenrauschen berechnen – mithilfe der relevanten Jitter-Integrationsbandbreite, die von der Anwendung gefordert wird. Phasenrauschdiagramme zeigen auch die Störanteile des Referenztakts. Dieser Anteil lässt sich einfach messen, um sicherzustellen, ob die Applikationsanforderungen erfüllt werden. Das Diagramm zeigt auch Spitzen der internen PLL. Übergedämpfte PLLs zeigen niedrige Spitzen.

Silicon Labs bietet einen einfach zu bedienenden Online-Jitter-Rechner, der Phasenrauschen in Jitter umwandelt. Als Eingabewerte dienen die Trägerfrequenz und das zugehörige Phasenrausch-Profil. Das Tool berechnet dann den resultierenden Phasenjitter, Periodenjitter und zyklusweisen Jitter. Das Online-Tools steht auf Silicon Labs‘ Webseite bereit unter: http://www.silabs.com/support/Pages/phase-noise-jitter-calculator.aspx.

Besser als ihr Ruf

Heutige programmierbare Oszillatoren bieten eine hervorragende Kombination aus Frequenzflexibilität und kurzen, zuverlässigen Lieferzeiten. Die zugrundeliegende PLL-Leistungsfähigkeit kann jedoch von Anbieter zu Anbieter variieren. Für hochleistungsfähige Anwendungen mit FPGA-Transceiver- und Ethernet-PHY-Taktgebung können Kunden die programmierbaren Oszillatoren bezüglich ihrer Jittererzeugung einfach evaluieren, indem sie die Datenblätter vergleichen.

In Anwendungen, in denen der Oszillator einen ASIC, SoC, FPGA oder PHY mit internen PLLs ansteuert, muss sichergestellt sein, dass die Kombination aus Referenzoszillator und SoC keine Jitterspitzen erzeugt. Diese sind nicht in Oszillator-Datenblättern aufgeführt. Hier hilft die Messung des Oszillator-Phasenrauschens. Das Rauschprofil zeigt Spitzen der internen PLL und lässt sich einfach umwandeln, um die entsprechende Jitter-Performance des Takt-ICs zu berechnen.