Das Einbetten von Chips in eine Moldmasse und die Anwendung von Wafer-Level-Technologien auf derartigen Substraten ist ein hochaktuelles Thema. Hierbei bietet diese Technologie nicht nur Lösungen, um die Lotkontakte von Einzelchips zu entzerren, sondern ebenso einen Ansatz, um heterogene Chiptypen in einem Package auf engstem Raum mit höchster Kontaktdichte zu integrieren. Nicht zuletzt ermöglicht diese Technik elektronische Geräte, die immer kleiner und gleichzeitig leistungsstärker werden. In den aktuellen Smartphones beträgt der Anteil der Wafer-Level-Packageform etwa 50 Prozent. Da solche WLPs nur noch die Dimension des Chips selbst aufweisen, ist eine weitere Miniaturisierung in 2D nicht mehr möglich.

Bild 1: Abgeschlossener Molding-Prozess; hier realisiert mit einem 18“ x 24“ Panel

Bild 1: Abgeschlossener Molding-Prozess; hier realisiert mit einem 18“ x 24“ Panel Fraunhofer IZM

Weitere Kostenreduktion und höhere Funktionalität sind daher die nächsten Ziele in der Weiterentwicklung des Packagings. Dabei wächst auch die Bedeutung des organischen Trägers, wie die Leiterplatte, da die Signalübertragung zwischen den aktiven Komponenten bei den zunehmenden Frequenzen immer kritischer wird. Zusätzlich erschwert die stetige Verkleinerung der ICs, die sich weiterhin entsprechend dem Mooreschen Gesetz entwickelt, nun zunehmend die flächige Verteilung der Lotkugeln auf einen Pitch, der eine Assemblierung auf Standardleiterplatten ermöglicht.

Wafer-Level-Packaging (WLP) und Panel-Level-Packaging (PLP)

Das Fan-Out-WLP ist nun die ideale Verbindung zwischen einem substratlosen Package und der Möglichkeit, die Chipfläche für das BGA-Raster unter Verwendung von hochgefüllten Epoxidharzes (Molding Compound) zu verteilen. Die Wafer werden hierzu vereinzelt und die ICs mit der aktiven Fläche nach unten auf eine temporäre Folie geklebt. Von der Rückseite werden die ICs mit dem Molding Compound umspritzt (vgl. Bild 1). Nach Ablösen der Folie kann dann eine spezifische Umverdrahtung erfolgen.

Da die Umverdrahtung nun auch über die Chipfläche hinaus möglich ist, wird hier die Bezeichnung Fan-Out-WLP (FO-WLP) verwendet, um diesen von dem bereits etablierten WLP-Prozess zu unterscheiden, der nur innerhalb des ICs (Fan-In) möglich ist. Durch diese Technologie bleibt das prinzipielle Konzept des WLP erhalten, wobei auch bei kleinen ICs der Pitch der Lotkugeln im Bereich von 0,4 mm beziehungsweise 0,5 mm gehalten werden kann. Für den Bestückungsprozess ändert sich daher grundsätzlich nichts. Auch lässt sich bei weiterer Miniaturisierung der aktiven Bauteile die Umverdrahtung auf das bestehende Lotkugelraster anpassen. Zudem ist es möglich, bestehende Leiterplatten weiter zu verwenden, ohne neue Qualifizierungen durchführen zu müssen. Durch das Konzept des FO-WLP können daher kostenintensive Interposer vermieden werden. Weiterhin kann diese neue Technologie auch für eine höhere Systemintegration schon auf Package-Ebene dienen und bietet daher eine kostengünstige und flexible Möglichkeit für SiP (System-in-Packages), da mehrere ICs und auch passive oder andere Komponenten integriert werden können. Die Beraterfirma Yole prognostiziert dem FO-WLP ein Marktvolumen von über 676 Millionen USD für das Jahr 2020, das die Bereiche Wireless, Hochfrequenzmodule, analoge ICs, MEMS, Prozessoren und Power-Management ICs umfasst.

Bild 2: Panel-Level-Linie (18”x24”) am Fraunhofer IZM in Berlin.

Bild 2: Panel-Level-Linie (18”x24”) am Fraunhofer IZM in Berlin. Fraunhofer IZM

Die Fertigung findet bisher weitgehend auf dem 300 mm Format statt. Teilweise werden auch 330 mm große Wafer-Formate prozessiert, da dies die maximale Größe ist, die durch geringe Maschinenmodifikationen möglich ist. Im Gespräch sind Linien für 450 mm FO-WLP-Wafer, was bedeuten würde, dass ein neues Wafer-Format zuerst im Packaging eingesetzt wird, bevor es im CMOS-Prozess seinen Einsatz findet. Da für die Lithographie im FO-WLP keine sub-µm Strukturen notwendig sind, die für die enormen Kosten für die Umstellung auf 450 mm im CMOS verantwortlich sind, ist diese Möglichkeit durchaus beachtenswert.

Ein anderer Ansatz ist die Verwendung von großflächigen Panels, die bereits in den Bereichen LCD, Leiterplatte und Solar eingesetzt werden. Eine Umstellung der FO-WLP-Fertigung auf solch große Formate stellt eine Chance zu niedrigeren Fertigungskosten dar. Die Leiterplatten- und die Display-Industrie sind hierfür die besten Beispiele. Das Fraunhofer IZM hat hierzu in den letzten Jahren eine Fertigungslinie aufgebaut, die FO-WLP auf einem Format von 18“ x 24“ behandelt (vgl. Bild 2 und 3).

Panel Level Packaging Consortium

Ein weltweites Konsortium wurde hierzu gegründet und dient als dem Wettbewerb vorangehende Prozess- und Systementwicklung. Allen Teilnehmern wird damit eine breite Basis für die eigene weitere Entwicklung geboten. Schwerpunkte der zweijährigen Kooperation liegen auf den Themen Bestückung, Molding, Umverdrahtung, Kostenmodellierung und Standardisierung. Start des Konsortiums war im November 2016. Das erste sehr erfolgreiche Konsortialtreffen mit insgesamt 60 internationalen Teilnehmern aus Europa, USA, Japan, Korea und Taiwan hat durch seine starke und durchweg positive Resonanz das Konzept bestätigt.

Bild 3: 18“ x 24“ großes Panel mit umverdrahteten ICs

Bild 3: 18“ x 24“ großes Panel mit umverdrahteten ICs Fraunhofer IZM

Es beteiligen sich namhafte Konzerne wie Intel, ASM Pacific, Hitachi Chemical, AT&S, Evatec, Nanium, Süss MicroTec, Unimicron, Brewer Science, Atotech, Ajnomoto, Merck, Fujifilm Electronic Materials U.S.A, ShinEtsu, Mitsui Chemicals Tohcello und Semsysco. Zusammen mit dem Fraunhofer IZM als Entwicklungsstandort soll so gemeinsam der Übergang zu neuen, weltweiten Fertigungsstandards vorangetrieben werden.

Zusammenfassung

Das Fan-out Wafer-Level-Packaging ist einer der neuesten Packaging-Trends in der Mikroelektronik, das sowohl im Packagevolumen als auch in der Packagedichte eine enorme Miniaturisierung in Richtung Systemintegration zulässt.

Mit dem aktuellen Trend vom Wafer hin zu Panelformaten wird diese Technologie als Fan-out Panel Level Packaging nun vorangetrieben, um insbesondere die Produktivität zu erhöhen und damit die Packaging-Kosten weiter zu verringern.
In einem Panel Level Konsortium wird die Fan-out Panel-Level-Packaging-Technologie derzeit am Fraunhofer IZM mit Partnern der Wertschöpfungskette, sowohl Material- und Gerätelieferanten, OSATs als auch Endanwendern in die industrielle Massenfertigung überführt.