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Bild 1: Blockdiagramm des Power Clip 33 Dual-MOSFET.
Bild 2: Vergleich des Power Clip 33 mit einem 3,3 x 3,3 Dual-MOSFET äquivalenter Größe. Der FDPC8011S kann eine zusätzliche Last von 8 A bei einer um 6 °C niedrigeren Temperatur TJ schalten.
Bild 3: Isometrische Darstellung des Power-Clip-Gehäuses.
Bild 4: Gehäuse-Widerstand und Source-Induktivität.
Bild 5: Verbesserung von RSP und FOM (QGD RSP) über die Zeit.
Bild 6: Beispiel für ein Leiterplatten-Layout mit dem Bauteil in einem Power-Clip-33-Gehäuse.
Bild 7: Größenreduktion bei einer Hochfrequenz-Schaltschleife.

Auf einen Blick

Das Power-Clip-33-Gehäuse verdeutlicht, dass es stets Optimierungspotenzial hinsichtlich der Leistungsdichte gibt. Durch die Kombination einer fortschrittlichen Halbleiter- und Gehäusetechnologie kann der Power Clip 33 die Effekte der parasitären Kapazitäten als auch parasitären Induktivitäten des Gehäuses deutlich reduzieren und die Leistungsdichte gegenüber früheren diskreten Bauteilen, wie Power33 / Power56 und Power Stage 56 Dual Kombinationen, deutlich steigern.

Bei Applikationen im Bereich Leistungselektronik wird immer nach Möglichkeiten gesucht, um die Leistungsdichte zu steigern, also mehr Leistung bei gleichem Volumen zu erzeugen. Dadurch ergeben sich eine Reihe entscheidender Design-Vorteile, wie geringere Größe, Gewicht und Materialkosten sowie ein höherer Wirkungsgrad. Deshalb überrascht es nicht, dass viele Entwickler die Leistungsdichte als einen der wichtigsten Aspekte bei der Auswahl der Bauelemente für eine Stromversorgung betrachten.

Bei einem typischen Leistungsbauteil versuchen die Halbleiterentwickler die Stromtragfähigkeit des Power-MOSFET zu verbessern. Die Halbleiterunternehmen haben in den letzten Jahren hier beträchtliche Fortschritte gemacht, um die Leistungsdichte dieser Bauteile zu verbessern, nichtsdestotrotz sind die Halbleiterentwickler weiterhin bestrebt, diese zu verbessern.

Die Entwicklung des neuen asymmetrischen Dual-MOSFET Power Clip 33 FDPC8011S von Fairchild zeigt, dass es immer Möglichkeiten gibt für bedeutende Verbesserungen hinsichtlich der Leistungsdichte. Dieser Artikel betrachtet einige Aspekte des Power-Clip-33-Gehäuses, welche dem Hardwaredesigner die Möglichkeit geben, die Effizienz zu steigern bei gleichzeitiger Minimierung der Bauform.

In Bild 1 ist ein Blockdiagramm des Dual-MOSFETs dargestellt. Bild 2 zeigt, dass im Vergleich zu einem Power-MOSFET äquivalenter Größe (3,3 x 3,3 mm2) der FDPC8011S eine zusätzliche Last von 8 A bei einer um 6 °C niedrigeren Temperatur TJ schalten kann.

Thermisch optimiertes, niederohmiges Gehäuse

Das Power-Clip-33-Gehäuse enthält zwei MOSFET-Chips mit optimierter FOM (Figure of Merit). Somit wird der Halbleiter in einem thermisch optimierten, niederohmigen Gehäuse mit Kupfer-Clip-Verbindung eingesetzt. Bild 3 zeigt die Schlüsselelemente der Gehäusekonstruktion.

Der High-Side (HS) -MOSFET ist mit dem Drain auf der Unterseite positioniert. Der Low-Side (LS) -MOSFET ist mit der Source nach unten montiert. Über einen großen Kupfer-Clip erfolgt die Verbindung von HS-Source zu LS-Drain. Wie Bild 4 zeigt, ermöglicht das Power-Clip-Gehäuse eine deutliche Verbesserung hinsichtlich der Reduktion der parasitären Kapazitäten und Induktivität gegenüber konventionellen Gehäuse-Designs, wie dem diskreten Power 33, Power 56 und Power 56 Dual.

Minimale parasitäre Impedanzen im Leistungspfad

Damit der Leistungspfad eines synchronen Abwärtswandlers die optimale Schaltgeschwindigkeit erreicht, muss das Gehäuse eine minimale parasitäre Induktivität und Kapazität im Hochfrequenz-Schaltpfad (HF) aufweisen. Dieser Pfad läuft im Gehäuse vom V+- Pin über SW zu GND. Im Design muss auch die physische Entfernung zwischen dem V+/GND-Eingangskondensator und den MOSFET-Gehäusepins minimiert werden. Die IC-Konfiguration im Power Clip erreicht diese beiden Ziele durch eine Kombination aus einem untenliegenden Drain-Anschluss des HS-MOSFETs, einem Clip zur Verbindung der beiden Chips und einem untenliegenden Source-Anschluss des LS-MOSFET. Dies ermöglicht einen Schaltpfad mit minimaler Impedanz und ohne Bond-Drähte im HF-Leistungsschaltpfad. Einzige Verbindung im Leistungspfad ist ein Kupfer-Clip mit geringer Induktivität und niedrigem Widerstand.

Höhere thermische Leistung

Um die Leistungsdichte zu steigern, muss die thermische Leistung optimiert werden. Auf einer typischen Leiterplatte gibt es zwei große Kupferbereiche, die als Versorgungslagen für V+ und GND dienen. Das beim HS unter dem Drain und beim LS unter der Source liegende Power-Clip-Design ermöglicht große Gehäuseanschlüsse an diese zwei großen Kupferbereiche. Eine sehr gute thermische Kopplung zwischen den Chips gewährleistet der Kupfer-Clip. Dies ermöglicht eine niedrige thermische Impedanz RTHJA für beide Chips, die von der Leistungsverteilung zwischen den beiden Chips unabhängig ist.

Fortschrittliche Halbleiter

Bei diesem MOSFET-Design wird die Shielded-Gate-Power-Trench-Technologie verwendet. Der HS- und der LS-MOSFET wurden hinsichtlich einem niedrigen RSP (mW / Flächeneinheit) und einer minimierten Gate-Ladung (QGD) optimiert. Beide Bauteile zeichnen sich zudem durch einen sehr niedrigen FOM-Wert (als QGD RSP definiert) aus. Bild 5 zeigt die von Fairchild erreichte Verbesserung der normalisierten RSP- und FOM- (QGD RSP) Werte über die Zeit.

Im Laufe der Zeit konnte dieser Parameter deutlich verbessert werden. Der minimierte Leitungsverlust ist direkt proportional zu RDS(on) und der Schaltverlust ist direkt von QGD abhängig. Bei MOSFETs werden bei gleichem RDS(on) mit abnehmendem FOM-Wert der QGD-Wert und die Schaltverluste geringer. Durch die Verbesserungen konnten bei dem Design beide Verlustfaktoren verkleinert werden.

Durch die Reduktion des RSP-Werts (Widerstand pro Flächeneinheit) können für typische Leistungspfade kleinere Chip-Größen realisiert werden. Diese kleineren Chip-Größen haben auch geringere QG- und QGD-Werte zur Folge. Zudem erlaubt die kleinere Chip-Größe den Einsatz eines kleineren Gehäuses, wodurch sich auch die parasitären Effekte des Gehäuses verringern. Dadurch ergibt sich ein Design mit niedrigeren Schaltverlusten und einer kleineren Bauform.

Optimiertes Layout für POL-Wandler

Aufgrund der kleineren Fläche des Kommutierungskreises und der reduzierten Leiterplattenfläche lässt sich mit dem Power-Clip-33-MOSFET-Gehäuse das Leiterplatten-Layout optimieren und damit auch die Systemeffizienz verbessern. Bild 6 zeigt ein Beispiel für ein Leiterplatten-Layout mit dem Bauteil in einem Power-Clip-Gehäuse.

Dieses für schnelle Schaltanwendungen optimierte Gehäuse erlaubt eine sehr kleine Bauform für den kompletten Leistungspfad. MOSFETs, Eingangskondensator, Induktivität und Ausgangskondensatoren lassen sich alle auf einer sehr kleinen Fläche unterbringen. Durch die minimierte Baugröße der Applikation wird zudem das Risiko elektromagnetischer Störungen (EMI) durch die Schaltung selber reduziert. Die GND- und V+-Pads auf der Unterseite des Gehäuses erlauben eine effiziente thermische Ableitung der vom MOSFET erzeugten Wärme auf die Kupferfläche der Leiterplatte und die Umgebung.

Damit das Gehäuse minimale parasitäre Effekte und die optimierte Schaltleistung gewährleisten kann, muss die Leiterschleife zwischen dem Eingangskondensator und den V+- und GND-Pins des Gehäuses möglichst klein sein. Die optimierte Platzierung der V+- und GND-Pins beim Power-Clip-Gehäuse ermöglicht, dass der Eingangskondensator sehr nahe platziert werden kann und somit die Leiterschleife reduziert und die parasitäre Induktivität und die Schaltverluste verkleinert werden können.

Wie Bild 7 zeigt, lässt sich die Größe des Hochfrequenzbereichs mit dem Power-Clip-Design deutlich verkleinern. Während eines Schaltvorgangs (LS aus auf HS ein oder HS aus auf LS ein) muss der Stromfluss rasch von einem MOSFET auf den anderen kommutieren. Diese Stromkommutierung erfolgt in der vom HS- und LS-MOSFET und den Eingangskondensatoren gebildeten Schaltung. Die Schaltvorgänge in dieser Schleife sind um Größenordnungen schneller als die Frequenz des Brummstroms in der Ausgangsinduktivität. Aus diesem Grund bestimmt diese Schleife die Schaltverluste.

Mit zwei diskreten MOSFETs muss der Schaltstrom durch die volle Leitungslänge der HS- und LS-Gehäuse fließen bevor er in den Eingangskondensator zurückfließt. Beim Power-Clip-Gehäuse fließt der Strom auf derselben Seite des Gehäuses in einer sehr kleinen Schleife hinein und wieder heraus, nur im Abstand von zwei Pins. Bei einem Layout mit diskreten Bauteilen wird die HF-Schleife durch die Gehäusegröße der MOSFETs begrenzt. Beim Power-Clip-Gehäuse wird die Schleifengröße nur durch die Größe der Eingangskondensatoren begrenzt.