Digitale Signalverarbeitung für Fahrzeug-Radaranwendungen in SoC FPGAs implementieren

Autor: Michael Parker, DSP Architect, Altera

Die digitale Signalverarbeitung von Radarsignalen zur Abstands-, Geschwindigkeits- und Richtungsbestimmung eignet sich ideal zur Implementierung in ein SoC FPGA. Beim Fahrzeug-Radar kann die Reichweite zwischen wenigen und einigen hundert Metern betragen. Bei einer Reichweite von zwei Metern beträgt die Laufzeit des Radarimpulses hin und zurück 13 ns. Diese kurze Reichweite verlangt, dass Sender und Empfänger gleichzeitig aktiv sind, was separate Antennen erfordert. Da die Arbeitszyklen dabei typischerweise kurz sind, begrenzt die kurze Laufzeit die Sendeleistung. Alternativ lässt sich eine Radartechnik namens CWFM (Continuous Wave Frequency Modulated) anwenden. CWFM sendet keine Pulse und überwacht nicht deren Rückkehr oder das Radarecho. Stattdessen wird eine Trägerfrequenz dauerhaft gesendet. Um aus dem dann auch dauerhaft reflektierten Echo nützliche Informationen zu erhalten, wird die Trägerfrequenz über der Zeit stetig erhöht und wieder gesenkt. Sowohl der Sender als auch der Empfänger sind dauerhaft aktiv.

Der Vorteil des CWFM-Radars ist seine einfache Umsetzung sowohl auf der analogen wie auch der digitalen Seite. Auf der Analogseite lässt sich der Sender mit einem DDS (Direct Digital Synthesizer) mit einem Standardquarz umsetzen. Weist die PLL zum Beispiel einen Teiler von 1000 auf, würde die Referenz bei 77 MHz zentriert, mit einer Frequenz-Rampe von 5 MHz. Dieses analoge Rampensignal steuert die Referenz einer PLL, was einen 77-GHz-Oszillator regelt. Dessen Oszillatorausgang wird verstärkt und erzeugt dann das CW-Signal (Continuous Wave), das um die Mittenfrequenz 77 GHz um 500 MHz hoch- und herunterläuft (Rampenfunktion). Filter- und Anpassungsschaltkreise bei 77 GHz lassen sich mit passiven Bauteilen integrieren, die in Platinen mit hoher dielektrischer Leitfähigkeit (relative Permittivität εr) geätzt werden. Damit verringert sich die erforderliche Bauteilanzahl. Bild 1 zeigt das Blockdiagramm des analogen Schaltkreises.

Blockdiagramm des Analogschaltkreises

Blockdiagramm des Analogschaltkreises

Im Empfänger erfordert das Frontend einen Filter und einen rauscharmen Verstärker (LNA; Low-Noise Amplifier), gefolgt von einem Analogmischer. Der Mischer wandelt das 77-GHz-Empfangssignal mit dem Rampenfärmigen-Sendesignal herunter und gibt ein Basisbandsignal aus, das die Differenz zwischen den gesendeten und empfangenen Signalformen darstellt. Die Rampenfunktion wird aufgehoben und es werden Frequenzen sichtbar, die von der Entfernung und der Doppler-Verschiebung der vom Ziel zurückkommenden Signale abhängen. Die Ausgangsfrequenz des Mischers ist mit bis zu ±2 MHz bei der maximalen Reichweite relativ nierdrig. Das Basisbandsignal setzt sich aus Frequenzen zusammen, die entweder alle positiv (während der fallenden Frequenzrampe) oder alle negativ (während der steigenden Frequenzrampe) sind. Damit reicht ein Mischer, gefolgt von einem Tiefpassfilter und A/D-Wandler (ADC) aus. Der ADC für den Basisbandeingang muss mit einer Abtastrate von mindestens 5 MSamples/s arbeiten, um das Nyquist-Kriterium zu erfüllen. Wenn stattdessen die 8-fache Abtastfrequenz von 40 MSamples/s verwendet wird, gefolgt von einem 8:1 Digital-Dezimierungsfilter, lassen sich 3 Bit zusätzliche Auflösung erzielen. Der Digitalfilter arbeitet mit 160 MHz, nutzt 16-Bit-Abtastwerte am Eingang und gibt Abtastwerte mit 5 MHz aus – allerdings gerundet auf 24 Bit. Der nächste Schritt der digitalen Signalverarbeitung ist die Frequenzauflösung mittels FFT (Fast Fourier Transformation), gefolgt von einer Interpolationsschaltung. Bekanntermaßen weisen FFTs eine umso höhere Präzision auf je mehr Verarbeitungsstufen angewendet werden. In unserem Fall nehmen wir eine 2048-Punkt-FFT an, die bis zu 10 zusätzliche Bits erfordern kann, um Datenverluste zu vermeiden. Diese Bit-Zunahme lässt sich jedoch verhindern, indem die FFT in eine Single-Precision-Fließkommaverarbeitung implementiert wird. Die volle 24-Bit-Mantissengenauigkeit (23 Bit plus Vorzeichen) lässt sich durch die FFT erhalten und erzielt einen Dynamikbereich >100 dB für die vom Ziel zurückgesendeten Signale. Bild 2 zeigt das Blockdiagramm des Digitalschaltkreises.

Blockdiagramm des Digitalschaltkreises

Blockdiagramm des Digitalschaltkreises

Der Fließkomma-FFT-Schaltkreis wird ebenfalls mit 160 MHz getaktet, auch wenn er nur komplexe Daten bei 10 MSamples/s verarbeitet. Typischerweise wird die FFT Schaltung 1:1 in Logic/DSP Blöcke umgesetzt. Wenn jedoch wie in unserem Beispiel die Systemtaktrate erheblich höher ist als die Datenrate, kann der Datenpfad auch gefaltet werden. Dies bedeutet, dass die Logik und DSP Blöcke mehrfach verwendet werden was nicht nur Hardwareresourcen spart sonder auch den Stromverbrauch senkt. All diese Optimierungen sind mit den Altera Cyclone V SoC FPGAs möglich, wobei das DSP Builder Tool den Timing-Closure-Prozess automatisiert. Während die Verarbeitung des Radarsignal in FPGA Logik vorgenommen wird erfolgt die Objekterkennung in einen der integrierten ARM Cortex-A9 Mikroprozessoren.

Die Richtcharakteristik des RADARD kann festgelgt werden, indem das System die Radar-Sende- oder Empfangsantennen-Charakteristik steuert (Sweep). Bei einem Fahrzeug-Radar erlaubt eine lineare Anordnung von Antennen eine Azimut-Steuerung (Side to Side) der Antenne. Eine Steuerung der Empfangsrichtung ist aufgrund der digitalen Signalverarbeitung des Empfangssignals möglich. Jeder Empfänger muss für sich die Phase des Empfangssignals variieren. Die Antennenanordnung bietet die Möglichkeit, die Hauptkeule der Antenne in eine gewünschte Richtung zu zielen. Jedes Antennenelement muss eine Verzögerung oder Phasenanpassung bieten, damit nach dieser Anpassung alle Elemente eine gemeinsame Signalphase aufweisen. Ist der Winkel θ = 0, empfangen alle Elemente das Signal gleichzeitig; eine Phasenanpassung ist nicht erforderlich. Weicht der Winkel von Null ab, bietet jedes Element eine Verzögerung, um die Wellenfront entlang der Antennenanordnung auszurichten (Bild 3).

Elektronisch steuerbare Antenne

Elektronisch steuerbare Antenne

Alle Eingänge vom ADC eines jeden Antennenelements müssen digital phasenverzögert werden. Diese Verzögerung erfolgt durch einen komplexen Multiplizierer mit n separaten Koeffizienten (Wi) für jeden der n Empfangselemente. Die DSP-Blöcke des Cyclone V SoC FPGAs eignen sich hervorragend für diese Funktion. Ein DSP-Block kann einen vollständigen komplexen Highspeed-Multiplizierer implementieren. Ein CWFM-Design lässt sich somit einfach in Alteras kostengünstigsten SoC FPGA integrieren.