Chip-Satz für Forward Error Correction (FEC)

FiberStream

Broadband Technology präsentiert den neuen FiberStream-Chipsatz von Vitesse für OC48/STM-16 SONET/SDH Anwendungen. Er reduziert die Systemkosten und verbessert die Leistungsfähigkeit von Wavelength Division Multiplexing (WDM) Systemen.

Der Eckstein dieses Chipsatzes ist der VSC9210, der erste kommerziell verfügbare Forward Error Correction Baustein für 2,5 Gb/s Telekommunikationssysteme. Vitesse führt parallel zum VSC9210 weitere Bausteine des „Physical Layer“ ein. Es sind dies der VSC8169, ein 16:1 Multiplexer mit Takterzeugung, und der VSC8122F, eine multirate Takt- und Datenrückgewinnungseinheit. Jeder dieser Bausteine arbeitet sowohl bei 2,5 Gb/s als auch bei den höheren Frequenzen, die für den FEC Betrieb notwendig sind, wodurch die Möglichkeit einer stetigen Migration hin zu FEC basierten Gesamtnetzen gegeben ist. Zusammen stellen sie eine komplette Lösung für eine deutliche Verbesserung der Bit Error Rate (BER) bei STS-48/STM-16 SONET/SDH-Übertragungssystemen dar.

Der VSC9210 …
… erlaubt den Herstellern von SONET/SDH Übertragungssystemen, das optische „Signal-to-Noise“ Verhältnis (Optical Signal to Noise Ratio = OSNR) ihrer optischen Kommunikationsverbindungen deutlich zu verbessern. Ein optimiertes OSNR erlaubt den Anbietern von WDM Systemen die Vergrößerung der Anzahl der Übertragungskanäle einer Leitungsverbindung und die Übertragung über einen größeren Abstand zwischen einem Sende- und einem Empfangspunkt, als es bisher möglich war. Der VSC9210 ermöglicht den Betrieb einer Verbindung mit einer typischen BER von 10-5 durch die Verringerung der Übertragungsfehler mit einem Reed-Solomon Code, der im VSC9210 implementiert ist, auf 10-10 bis 10-20 – was eine Verbesserung der OSNR um 5 dB ergibt.
Zum FiberStream Chipset gehören ebenfalls Bausteine der physikalischen Ebene für die Taktrückgewinnung, die Taktmultiplikation und Multi-/Demultiplexer. Diese Bauteile sind speziell auf die FEC Kommunikationsraten, aber auch für 2,5 Gb/s Datenraten ausgelegt. FEC Datenraten liegen um bis zu sechs Prozent über 2,488 Gb/s, also der Geschwindigkeit von Standard STS-48/STM-16 SONET/SDH Systemen. Diese Bausteine erlauben den Herstellern die Entwicklung von Übertragungssystemen, die FEC- und nicht FEC-Raten gleichzeitig zu unterstützen, womit die Kontrolle und Steuerung durch Software ermöglicht wird.
Der VSC8169 ist ein 16-Bit Mux mit integrierter Takt Multiplikationseinheit, die den Breitbandbetrieb sowohl bei 2,488 als auch bei 2,66 GHz unterstützt. Der VSC8122F, ein abgeleiteter Baustein des VSC8122, einer Takt- und Datenrückgewinnungseinheit, ist ebenfalls verfügbar, wobei dieser Baustein dieselben Charakteristika beim Breitbandbetrieb aufweist.

Gehäuseformen und Merkmale
Der VSC9210 verwendet eine einzige 3,3 V Stromversorgung und wird in einem 208-Pin-PQFP-Gehäuse gefertigt. Der VSC8169 verwendet ebenfalls eine einzige 3,3 V Stromversorgung und wird in einem 128-Pin-PQFP-Gehäuse gefertigt. Der VSC8122F ist in einem 64-Pin-PQFP-Gehäuse verfügbar. Ein Evaluation Board und Muster sind sofort erhältlich.
Die Merkmale des VSC9210 zusammengefasst:
• Out of Band Reed-Solomon Encoding und Decoding unter Verwendung eines Code (255, 241);
• Verwirklichung eine BER des Decoder Ausganges von 10 bis 20 bei einer Eingangs-BER von 10 bis 5;
• Verarbeitung von Datenraten bis zu 2,654 Gb/s und Informationsraten bis zu 2,488 Gb/s;
• Konfigurierbar für den Betrieb als „nur“-Kodierer, „nur“-Dekodierer oder im Transparent Bypass Modus;
• Bereitstellung eines reservierten, durch den Anwender definierbaren, Datenkanals für transparente Out-of-Band Kommunikation;
• Ist-Bitraten- und Protokollunabhängig;
• Bietet eine direkte Schnittstelle zu den Vitesse OC-48 Produkten;
• PECL- und TTL I/Os;
• Temperaturbereich für die Telekommunikation: 0 bis 85 °C;

Funktionaler Überblick
Der VSC9210 verwendet zwei 16 Bit breite, differentielle PECL I/Os als Schnittstelle zu einem Hochgeschwindigkeits-Multi- bzw. Demultiplexer. Für den Betrieb als Kodierer wird ein 1:16 Demultiplexer, der VSC8164 benützt, um den 2,5 Gb/s STS-48 Datenstrom, der in den VSC9210 eingelesen wird, in einen 16 Bit breiten Datenbus mit einer Übertragungsgeschwindigkeit von 155 MHz umzusetzen. Nach der Durchführung der Kodierung wird der 16 Bit Parallelbus durch den VSC9210 mit einer Geschwindigkeit von 165 MHz ausgegeben und durch den 16:1 Multiplexer VSC8169 in einen seriellen Datenstrom mit einer Geschwindigkeit von 2,65 Gb/s umgesetzt. Im Fall des Betriebes als Dekodierer empfängt der Demultiplexer einen 2,65 Gb/s Datenstrom, während der Multiplexer einen 2,5 Gb/s STS-48 Informationsdatenstrom liefert. Der VSC9210 hat integrierte Taktteiler, um den notwendigen Referenztakt für eine externe PLL Schaltung zu liefern, mit der der Eingangstakt des Multiplexers generiert wird. Im Falle des „bypass“ Betriebes sind die Datenrate des Ein- und Ausgänge identisch und sowohl der Multiplexer wie auch der Demultiplexer arbeiten mit 2,5 Gb/s. Der VSC9210 verarbeitet sowohl kodierte wie auch dekodierte Datenraten mit 155 Mbs, bzw. 165 Mbs. Das Verhältnis der beiden Takteingänge INCLK und OUTCLK muss 15/16 für den Betrieb als Kodierer und 16/15 beim Betrieb als Dekodierer sein.
Eine Systemlösung mit SONET/SDH Datenüberwachung ist auch verfügbar. Der VSC8151 ist ein SONET/SDH Section Terminator mit einer 16 Bit PECL Schnittstelle. Dieser erlaubt die Entwicklung eines Systems, welches sowohl Protokoll- als auch Bit-transparent ist, aber optional die Überwachung des SONET/SDH Datenstromes erlaubt.

Reed-Solomon Codes in Kurzform
Der VSC9210 CODEC Baustein führt Fehlerkorrektur und Fehlererkennung mit Hilfe eines Reed-Solomon (RS) Codes durch. Das Code Wort enthält n Zeichen, bei dem jedes einzelne m Bits lang ist, also hat das Code Wort eine Länge von (n = 2m -1) Bits. Ein (n, k) Code garantiert die Korrektur von t Symbolfehlern, die willkürlich im Code Wort verteilt sein können, wobei die Relation 2 t = n – k besteht. RS Codes können auch „burst“ Fehler korrigieren. Ein (n, k) RS Code kann mindestens m x (t-1) + 1 Bits des „burst“ Fehlers innerhalb jedes Code Wortes korrigieren, maximal eine Zahl von m x t Bits in Abhängigkeit vom Auftreten von „burst“ Fehlern über die Grenzen der einzelnen Zeichen hinweg. Während der Kodierung basierend auf einem sogenannten „nicht systematischen“ RS Code, wird ein Vektor von k Zeichen durch Multiplikation mit einem sogenannten Generator Polynom in ein n Zeichen langes Zeichen Code Wort umgesetzt. Der Prozess der Dekodierung umfasst die Berechnung der Position der Fehler, die Bestimmung des oder der Fehler und die Durchführung der Fehlerkorrektur. Die Verkleinerung des Verhältnisses k / n verbessert einerseits die Fähigkeit zur Fehlerkorrektur des Codes, erfordert aber andererseits eine höhere Übertragungsrate für die kodierten Daten.
Eine Zeichenlänge von 8 Bits, also m = 8, welches ein 255 Bit langes Code Wort ergibt, erlaubt eine effiziente Fehlerkorrektur übertragener Zeichen. Ein (255, 241) Code kann sieben Zeichenfehler korrigieren und mindestens 49, maximal 56 Bits „burst“ Fehler innerhalb jedes Code Wortes, wie oben erläutert wurde. Dies ergibt bei einer BER des empfangenen Datenstromes von 10-5 eine Verringerung der Ausgang BER auf einen Wert von nur 10-20.

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