Vereinigung von SoC- und Gehäuse-Verifikation

Wafer-Level-Packaging (WLP) ist eine vielversprechende More-than-Moore-Technologie, die im Vergleich zu traditionellen System-on-Chip (SoC) -Designs einen besseren Formfaktor und hohe Performance bietet. Im Gegensatz zu 2,5D- und 3,5D-IC-Designs benötigt WLP keine Siliziumdurchkontaktierungen (Through-Silicon Vias, TSVs), die teuer sind und mechanische und thermische Zuverlässigkeitsprobleme verursachen können. Zwei Arten von WLPs sind derzeit überwiegend im Einsatz:

• Fan-in – eignet sich eher für ein einzelnes Die-Size- als für Chip-Scale-Gehäuse,
• Fan-out – bietet eine höhere Anzahl an I/Os (Inputs/Outputs)

Beide Arten unterstützen die Integration einzelner und mehrerer Dies. Für den Fan-in-Prozess von mehreren Dies müssen diese jedoch vom selben Silizium-Wafer stammen (homogene Integration). Im Falle des Fan-Out-Wafer-Level-Packaging (FOWLP) kann die Integration entweder homogen oder heterogen sein. Das in Bild 1 dargestellte FOWLP-Design nutzt die Umverdrahtungslage (Redistribution-Layer, RDL) auf Gehäuseebene, um eine Verbindung vom Die zu externen Ball Grid Arrays (BGAs) und zwischen den Dies herzustellen – bei Konfigurationen mit mehreren Dies.

Derzeit bieten große Outsourcing-Montage- und Test- (Outsourced Assembly and Test, OSAT) Unternehmen und Foundries verschiedene Arten von FOWLP-Technologien. Die eWLB-Technology (embedded Wafer-Level Ball Grid Array) von STATS ChipPAC eignet sich für ein platzsparendes Gehäusedesign, das im Vergleich zu Laminat- oder Flip-Chip-Halbleiter-Gehäusen kleinere Abmessungen, höhere I/O-Dichte und niedrigere Gehäuseprofile ermöglicht. SWIFT (Silicon Wafer Integrated Fan-out Technology) von Amkor beinhaltet einige spezifische Merkmale, die nicht mit herkömmlichen IC-Gehäusen in Verbindung gebracht werden. Dazu gehören die Einbindung von Polymer-basierten Dielektrika, das Potenzial für mehrere große Dies, Leitungsdichten bis hinunter zu 2 μm Leitung/Abstand (entscheidend für die Partitionierung von SoCs), Die-Verbindungen mit Kupferträgern bis zu 30 μm Pitch und die Verwendung von Through-Mold-Vias (TMVs) oder hohen Kupferträgern. Das integrierte Fan-out (InFO) Wafer-Level-Packaging von TSMC ist eine für Silizium validierte Technologie, die in verschieden Gehäusegrößen verfügbar ist: 8 mm x 8 mm (ermöglicht Einzel-Chip- oder Mehr-Chip-Lösungen und unterstützt bis zu 600 I/O-Anschlüsse), 15 mm x 15 mm (erlaubt bis zu 2000 I/O-Anschlüsse) und 25 mm x 25 mm (bis zu 3600 I/O-Anschlüsse möglich).

Bild 1: Fan-Out Wafer-Level Packaging (FOWLP). Mentor

Design und Verifikation von FOWLP

Design- und Verifikationsabläufe für SoCs sind gut etabliert und Designer nutzen sie seit Jahrzehnten. Für einen bestimmten Prozessknoten stellt die Foundry typischerweise eine Reihe von Designregeln auf, die SoC-Designer unbedingt einhalten müssen, damit die Foundry eine korrekte Herstellung des SoC gewährleisten kann. EDA-Unternehmen haben einen automatisierten Ablauf für die physikalische Verifikation entwickelt, der Designern dabei hilft, ein SoC-Design mit Software-Tools zu analysieren, die von den Foundry-Regeln in einem bestimmten Format bereitgestellt werden. Diese Tools zeigen alle Verletzungen der Designregeln an und korrigieren viele Fehler sogar automatisch. Der gleiche automatisierte Verifikationsablauf wurde auch für die Konnektivitätsprüfung, parasitäre Extraktion, Post-Layout-Simulation und ähnliches entwickelt. Während sich ein Knoten entwickelt, stellt die Foundry den Designern schließlich ein komplettes SoC-Prozessdesign-Kit (PDK) für den verwendeten Prozessknoten zur Verfügung. Dies erfolgt zusammen mit einer Reihe von EDA-Tools und Prozessen (Referenz-Flow), die die EDA-Anbieter für die Entwicklung eines Designs bereitstellen, das den Anforderungen der Foundry und dem Herstellungsprozess entspricht.

Aus der Perspektive des IC-Gehäuses sind die Abläufe für Gehäusedesign und Verifikation wesentlich einfacher als die, die für SoCs zum Einsatz kommen. Tatsächlich werden viele Gehäusedesigns manuell assembliert. Sie haben in der Regel sehr wenig gemein mit den formalen Sign-off-Anforderungen für das Gehäusedesign, außer einem Textdokument, das die beabsichtigten Entwurfsregeln beschreibt. Folglich war der Funktionsumfang der EDA-Tools für Gehäusedesign und Verifikation in der Vergangenheit auch viel einfacher.

Bild 2: Komponenten des Package-Assembly-Design-Kits. Mentor

Für Gehäusetechnologien wie FOWLP ist der Prozess für Gehäusedesign und Verifikation plötzlich viel komplizierter geworden. Da die FOWLP-Fertigung auf „Wafer-Ebene“ stattfindet, umfasst sie auch die Maskenerstellung, ähnlich wie bei der Fertigung von SoCs. Das bedeutet, dass für Gehäusedesign und Verifikation stabile Abläufe vorhanden sein müssen, damit Designer die Herstellbarkeit des FOWLP durch die Foundrys oder das OSAT-Unternehmen sicherstellen können. Ähnlich wie bei den für SoCs verwendeten PDKs müssen Foundry oder OSAT-Unternehmen dem Gehäusedesigner nun eine Art Assembly-Design-Kit (ADK) zur Verfügung stellen (Bild 2).

FOWLP-Herausforderungen in Designumgebungen für Gehäuse

Bei der Erstellung eines Design- und Verifikationsablaufs für FOWLP ist eine der größten Herausforderungen die Zusammenführung der Designumgebung von Chip und Gehäuse. Um die Herstellbarkeit der FOWLP-Maske zu verifizieren, muss das Gehäusedesign üblicherweise aus der nativen Designumgebung in das GDSII-Format exportiert werden. Allerdings exportieren Gehäusedesign-Tools in der Regel nur in andere Board-Level-Formate wie Gerber. Exportfunktionen für GDSII wurden erst kürzlich hinzugefügt. Eines der häufigsten Probleme ist, dass die GDSII-Datei, die das Gehäusedesign darstellt, einige „illegale“ Formen enthält, die von den physikalischen Verifikations-Tools nicht korrekt interpretiert werden können, weil diese Formen nicht dem typischen GDSII-Format entsprechen. Bild 3 zeigt ein Beispiel für solche Formen. Diese nicht ausrichtbare Form (bei der das Äußere und das Innere der Form entlang einer bestimmten Kante mehrdeutig ist) können die GDSII-Standards nicht korrekt interpretieren.

Bild 3: Nicht ausrichtbare Form in GDSII. Mentor

In diesem Fall hat der Designer zwei Möglichkeiten: 1) die Form zu bearbeiten, damit sie den GDSII-Anforderungen entspricht, und den GDSII-Exportvorgang aus der Designumgebung zu wiederholen oder 2) die nicht ausrichtbare Form so zu belassen wie sie ist und sie bei der Eingabe in das physikalische Verifikations-Tool zu ignorieren. Die erste Option verlängert den Zeitplan, während die zweite dazu führen kann, dass konkrete Verstöße übersehen werden. Dies wiederum kann nach der Fertigung Probleme bei der Ausbeute verursachen. Um die Abläufe bei Design und Verifikation von FOWLP besser unterstützen zu können, müssen die Designumgebungen für Gehäuse verbessert werden, sodass ein ordnungsgemäßer Export in Masken-Level-Formate wie GDSII möglich ist.

Die Verwendung der physikalischen Verifikation von SoCs für FOWLP

Sobald eine korrekte GDSII-Datei, die das Gehäusedesign darstellt, verfügbar ist, lässt sich das FOWLP-Design mit gut etablierten IC-Verifikations-Tools überprüfen. Diese Tools ermöglichen einen automatisierten Verifizierungsablauf ähnlich wie bei der SoC-Verifikation. Der Einsatz von GDSII-basierten physikalischen Verifikations-Tools bietet beim FOWLP-Design zahlreiche Vorteile:

• Fertigungsprüfungen: Diese Prüfungen ähneln den Entwurfsregelprüfungen (DRC) in der SoC-Welt. Mindestabstand und Mindestbreite der RDL-Leiterbahnen können ebenso geprüft werden wie das Seitenverhältnis zwischen der Gehäusegröße und den enthaltenen Die-Größen. Die Foundry oder OSAT-Unternehmen bieten eine Sign-off-Regel, die eine korrekte Maskenerstellung des Gehäuse-GDSII durch die Foundry gewährleistet.
• Konnektivitätsprüfungen: Ein Vorteil von IC-Verifikations-Tools im Vergleich zu Gehäuse-Tools ist die Möglichkeit, die Konnektivität auf der RDL-Ebene des Gehäuses zu prüfen.

Das bedeutet, dass der Einsatz von GDSII-basierten physikalischen Verifikations-Tools für FOWLP einige neue Herausforderungen birgt. Aus Sicht der Regelprüfung müssen die Herstellungsregeln sorgfältig codiert werden, damit keine falschen Regelprüfungsverletzungen hervorgehoben werden. Zum Beispiel kann die Existenz von Nicht-Manhattan-Formen in einem FOWLP-Design fälschlicherweise Fehler erzeugen. Aus der Sicht der Konnektivitätsüberprüfung beruhen die meisten Tools zur Verifikation der Konnektivität von ICs darauf, Transistorformen im Layout zu identifizieren, sodass sie zur Prüfung der Konnektivität die Quellennetzliste mit der Layout-Netzliste korrelieren können. Wenn diese Prüfung in die Gehäusewelt abgebildet wird, dann enthält ein FOWLP-Design keine Transistoren oder aktiven Geräte. Ergänzt wird diese Herausforderung um das Netzlistenformat. Dieses ist bei IC-Designs in der Regel SPICE oder Verilog, im Falle eines Gehäusedesigns aber typischerweise ein Tabellenkalkulations- oder AIF-Format. Aus der Usability-Perspektive arbeiten die meisten SoC-Verifikations-Tools auf Linux-Systemen, während Gehäusedesignumgebungen typischerweise auf MS-Windows-Systemen laufen.

ICs und Gehäuse vereinen

Bild 4: Funktionsumfang des 3DSTACK von Calibre. Mentor

Um diese Herausforderungen zu bewältigen, haben einige EDA-Anbieter neue EDA-Funktionen entwickelt, die die Kluft zwischen IC- und Gehäusewelt überwinden, gleichzeitig aber die bereits vorhandenen Abläufe beim Design von Gehäusen nur minimal stören. Die Calibre-Plattform von Mentor enthält zum Beispiel eine Reihe von Verifikations-Tools zur Überprüfung von FOWLP-Designs:

• Die Calibre-DRC- und Calibre-LVS-Tools verifizieren die physikalische Implementierung eines jeden Dies,
• das Calibre-DRC-Tool überprüft auch die Entwurfsregelprüfung des Package-Routings,
• die Funktionalität von Calibre-3DSTACK verifiziert Schnittstellen sowie die Konnektivität des Gehäuses und des gesamten Systems.

Calibre 3DSTACK erweitert die Sign-off-Verifikation auf Die-Level, sodass Designer bei einem vollständigen System mit mehreren Dies an jedem Prozessknoten die Sign-off-Entwurfsregelprüfung und LVS-Prüfung durchführen können, ohne den aktuellen Tool-Flow zu unterbrechen oder neue Datenformate zu benötigen (Bild 4). Calibre 3DSTACK identifiziert bei der Assemblierung pro Ebene eindeutig die Geometrien für jede Die-Platzierung, was eine genaue Prüfung zwischen den Dies erlaubt. Mit der Fähigkeit, die Ebenen für jede einzelne Die-Platzierung zu unterscheiden, ermöglicht das Calibre-3DSTACK-Tool Designern, die physikalischen Attribute (Offset, Skalierung, Rotation und so weiter) eines jeden Dies zu verifizieren und gleichzeitig die Konnektivität des Interposers oder der Schnittstellen zwischen den Dies nachzuverfolgen.

Mit dieser Art von Konnektivität zwischen ICs und einem Gehäuse können Gehäusedesigner mithilfe einer Quellennetzliste des Gehäuses, die aus einer Designumgebung für Gehäuse in einem Tabellenkalkulations- oder AIF-Format exportiert wurde, nicht nur überprüfen, ob alle Dies im FOWLP durch die RDL-Schicht des Gehäuses richtig verbunden sind, sondern auch die Verbindungen eines jeden Dies zu den externen I/Os (üblicherweise BGAs) kontrollieren. Die meisten Designumgebungen für Gehäuse können eine AIF-Netzliste exportieren – eine MCM (Multi-Chip Module) -Datei, die Informationen zur Lage der Anschluss-Bumps und die BGAs in Form von x, y-Koordinaten enthält. Manchmal exportieren diese Designumgebungen eine Tabellenkalkulationsdatei (.csv-Datei) anstelle der MCM-AIF-Datei. Allerdings ist die AIF-Datei in dem Sinne vorteilhaft, dass ihr Format die Beschreibung der Bump/BGA-Form (Quadrat, Oktogon, Kreis und ähnliches) erlaubt, während die Tabellenkalkulation nur die Mittelpunktpositionen (x, y) der Form enthält. Die Foundry oder OSAT-Unternehmen bieten für das FOWLP einen Konnektivitäts-Stack der RDL-Schicht, den der Gehäusedesigner als „golden“ betrachten kann. Diese Überprüfung ähnelt der LVS (Layout versus Schematic) -Prüfung im SoC-Verifikationsablauf.

(jj)