High Performance, Low Cost: LATTICE ispMACH4A

Die ispMACH4A Familie repräsentiert die erste CPLD-Familie die von Lattice und Vantis als gemeinsame Firma auf den Markt gebracht wurde, und vereinigt die Stärken von Lattice ISP (In-System Programmierung) und der flexiblen MACH-Architektur von Vantis. Die ispMACH4A Bauteile – gefertigt im 0,25 µ Prozess – stehen in insgesamt acht Komplexitäten von 32 bis 512 Makrozellen und mit Gehäusevarianten von 44 bis 388 Anschlüssen (PLCC, PQFP, TQFP und BGA) zur Verfügung.
Herausragende Eigenschaft ist die große Flexibilität der Architektur, die neben hervorragenden Routing-Eigenschaften eine nahezu wahlfreie Belegung der I/O-Pins zulässt. Damit erhält der Anwender eine exzellente CPLD-Lösung mit vorhersagbarem, garantiertem Timing (= Speedlocking), und kann das Endprodukt schnell und kostengünstig auf den Markt bringen. Die Serie bietet zusätzlich einige interessante Features, wie Power-Down-Mode – jeder interne Block kann auf Stromsparmodus geschaltet werden, um die Verlustleistung zu reduzieren; bis zu 90 Produktterme pro Block – damit können auch komplexe Funktionen mit bis zu 36 Eingängen in einer Stufe (5 ns für einen kompletten Signaldurchlauf) verarbeitet werden und Output Enable für jeden I/O-Pin. Die I/O Pins haben eine einstellbare Slew-Rate, programmierbare Pull-Up Widerstände, Bus-Hold Latches und sind für gemischte Systeme (3,3 und 5 V Umgebung) bestens geeignet.
Die Softwareumgebung ispDesignEXPERT unterstützt den Anwender bei der Erstellung des Designs mit Synthese-Tools für VHDL, Schaltung und Gleichungen und beinhaltet auch die entsprechenden Simulatoren (VHDL, Funktional und Echtzeit). Programmiert wird über das IEE1149.1 JTAG-Interface, wobei natürlich auch Boundary Scan unterstützt wird.

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