Moderne 2D- und 3D-Grafiken breiten sich bei der Entwicklung von Benutzerschnittstellen immer mehr aus und werden zunehmend anspruchsvoll. Und haben die Benutzer erst einmal Gefallen an Displays, Touchscreens und anderen grafischen Features gefunden, akzeptieren sie mechanische Skalen, Anzeigen, Tasten und Schalter. Allgemein gilt: je detaillierter, schärfer, ansprechender und dynamischer die Grafik ist, desto mehr mögen die Benutzer die Schnittstellen.

Für Embedded-Systeme mit Mikrocontrollern bedeutet das, dass sie jetzt oder in naher Zukunft eine Steuerplattform für Grafikdarstellungen bereitstellen müssen. Diese Plattform wird häufig Skalierbarkeit erfordern, um die ständig steigenden Anforderungen der Anwender für mehr, größere und bessere Grafik und Displays zu erfüllen.

Ein wichtiges Element einer derartigen Plattform ist das Speichersystem. Für die Darstellung der Grafik sind große Mengen an schnellem Speicher erforderlich. Heute wird hierzu gewöhnlich eine Kombination aus nicht flüchtigem Flash-Speicher für die statischen Grafikelemente und externem DRAM für die dynamischen Inhalte eingesetzt. In einigen Fällen sind die dynamischsten Grafikinhalte in internem Video-RAM (VRAM) des Mikrocontrollers gespeichert.

Auch wenn eine solche Speicherarchitektur sich bewährt hat, führen die getrennten Speicherschnittstellen zwischen DRAM und MCU sowie Flash und MCU zu einer hohen Zahl von Anschlüssen, großem Platzbedarf auf dem Board und einer komplexen sowie teuren Leiterplatte. Eine neue Speicherbus-Technologie unterstützt sowohl Flash als auch DRAM, reduziert die Anzahl der Anschlüsse, belegte weniger Platz und senkt die Systemkosten.

Speicherarchitekturen wie Armatureneinheiten

Das Problem bei vorhandenen Speicherarchitekturen lässt sich am besten anhand der Armatureneinheit eines Fahrzeugs der Mittelklasse verdeutlichen. Eine hybride, also grafische und mechanische Armatureneinheit, bei der die Grafik auf einem kleinen LC-Display zwischen konventionellen Instrumenten angezeigt wird, lässt sich mit einer Speicherarchitektur implementieren, die aus einem mikrocontrollerbasierenden System-on-Chip (SoC), einem Scratchpad Memory mit synchronem DRAM (SDRAM) und einem NOR-Flash-Speicher mit einer großen Zahl an Anschlüssen besteht.

Der schnelle NOR-Flash-Speicher sorgt für einen schnellen Boot-Vorgang, damit statische Grafikelemente – etwa Hintergrundgrafik und Warnschilder für Geschwindigkeitsbegrenzungen – in das SDRAM geladen und von dort aus von der MCU gerendert werden können, sobald der Fahrer die Start-Taste drückt oder den Zündschlüssel dreht. Das SDRAM dient als Scratchpad-Speicher für sich langsam ändernde Grafikinhalte mit einer niedrigen Refreshrate um 20 Hz, beispielsweise Tank- und Temperaturanzeigen. Hochdynamische Inhalte wie Landkarten und Navigationsanweisungen mit einer typischen Refreshrate von 60 Hz werden aus dem internen VRAM gerendert.

Früher hätte man bei dieser Architektur eine parallele Flash-Schnittstelle genutzt, etwa den ADP-Page-Modus. Ein Flash-Baustein mit 512 MBit im 64-poligen BGA-Gehäuse hat gewöhnlich rund 45 Anschlüsse für die Bus-Kommunikation und liefert Daten mit einem Durchsatz bis 100 MB/s. Der Druck, die Anzahl der Anschlüsse zu verringern, hat die Industrie dazu veranlasst, eine serielle NOR-Flash-Schnittstelle mit wesentlich weniger Anschlüssen einzuführen.

Weniger Schnittstellen, geringere Komplexität

Bild 1 zeigt jedoch, welches Problem bei dieser Speicherarchitektur auftritt: Das externe SDRAM und das externe NOR-Flash sind mit dem Mikrocontroller über getrennte Busse verbunden. Damit werden beim Mikrocontroller für die Datentransaktion typisch bis zu 41 Anschlüsse benötigt. Dies führt jedoch zu großem Platzbedarf, hoher Komplexität und erheblichen Kosten.

Cypress Semiconductor

Bild 1: Vergleich der Anzahl der Anschlüsse bei einer DRAM-basierenden Architektur (links) und einer Hyper-Bus-basierenden Architektur (rechts). Cypress Semiconductor

Die Hyper-Bus-Schnittstellentechnologie wurde entwickelt, um eine neue Speicherarchitektur mit einer wesentlich geringeren Zahl an Anschlüssen zu ermöglichen. Die Hyper-Bus-Schnittstelle baut auf der Entwicklung spezieller Protokolle und Taktungen sowie neuer Techniken zur Verbesserung der Datenintegrität auf und bietet höhere Daten-Durchsatzraten, als sie selbst mit Legacy-Flash-Schnittstellen mit hoher Anschlusszahl erreichbar waren. Dazu benötigt sie eine noch geringere Anzahl an Anschlüssen, als das bei seriellen Flash-Schnittstellen üblich ist. Zudem können RAM und Flash-Speicher zusammen auf demselben Bus mit hoher Geschwindigkeit betrieben werden, wodurch sich die Zahl der Anschlüsse weiter reduziert.

Bild 2 zeigt den Aufbau der Hyper-Bus-Schnittstelle. Der Bus benötigt nur zwölf Anschlüsse: einen 8-Bit-Datenbus und Steuersignale sowie Betriebsspannung und Masse. Die Bausteine lassen sich über ein Chip-Select-Signal (CS) auswählen. Die Versorgungsspannung von 1,8 oder 3,0 V hängt vom Mikrocontroller des Hosts ab. DDR wird bei reduzierter Geschwindigkeit (100 MHz) entweder durch einen Single-Ended-Takt mit 3,0 V oder ein differenzielles Taktsignal mit 1,8 V bei voller Geschwindigkeit (166 MHz) unterstützt.

Hyper-Bus

Bild 2: Die Hyper-Bus-Schnittstelle benötigt zwölf Anschlüsse für einen Baustein (13, wenn sich am Bus ein zweiter Baustein befindet). Cypress Semiconductor

Für die Implementierung der Hyper-Bus-Architektur werden Hyper-Bus-kompatible Komponenten benötigt. Hierzu liefert der Halbleiterhersteller Cypress Semiconductor diskrete Hyper-RAM und Hyper-Flash-Speicher-ICs im 24-poligen BGA-Gehäuse mit 6 x 8 mm2. Die Hyper-Flash-Bausteine sind in Größen von 128 MBit , 256 MBit , 512 MBit und 1 GBit verfügbar und bieten im DDR-Modus eine Lesebandbreite bis 333 MByte/s. Hyper-RAM-Bausteine mit 64 MBit und 128 MBit bieten im DDR-Modus eine Schreib-/Lese-Bandbreite bis 333 MByte/s. Der Temperaturbereich beträgt bei Hyper-Flash -40 bis 125 °C und beim Hyper-RAM -40 bis 105 °C.

Cypress hat außerdem die Hyper-Flash/Hyper-RAM-MCP-Lösung entwickelt – ein System-in-Package aus einem NOR-Flash-Die und einem Self-Refresh-DRAM-Die im gemeinsamen 24-poligen BGA-Gehäuse. Diese Lösung benötigt 70 Prozent weniger Anschlüsse als die Alternative mit zwei Bausteinen, belegt auf dem Board 77 Prozent weniger Platz und bietet eine größere Flexibilität beim Layout (siehe Bild 3). Der Hersteller liefert innerhalb der Traveo-Familie außerdem die Amber-Serie Hyper-Bus-kompatibler Mikrocontroller. Andere Controller, die die Hyper-Bus-Schnittstelle unterstützen, werden von Freescale/NXP, Renesas und Xilinx angeboten.

Hyper-Bus

Bild 3: Ein neues SiP reduziert den Platzbedarf der externen Flash- und RAM-Bausteine auf dem Board gegenüber einer Lösung mit zwei Bausteinen um 77 Prozent. Cypress Semiconductor

Doppelter Datendurchsatz pro Anschluss

Der Wert der Hyper-Bus-Architektur lässt sich am besten mit einem Vergleich des Datendurchsatzes pro Anschluss verdeutlichen. Der maximale Datendurchsatz vom Speicher zur MCU über den Hyper-Bus beträgt 333 MByte/s bei 1,8 V (200 MByte/s bei 3 V). Die Rate von 333 MByte/s entspricht 41,6 MByte/s pro Anschluss (333 MByte/s über acht Datenanschlüsse). Eine Schaltung mit ähnlicher Speicherdichte, aber einer Quad-SPI-Flash-Schnittstelle hätte etwa den halben Durchsatz pro Anschluss.

Eck-DATEN

Die Hyper-Bus-Schnittstellentechnologie soll eine Speicherarchitektur mit weniger Anschlüssen ermöglichen. Auf Basis spezieller Protokolle und Taktungen sowie Techniken zur Verbesserung der Datenintegrität bietet sie zudem hohe Daten-Durchsatzraten. Auch können RAM und Flash-Speicher auf dem Bus mit hoher Geschwindigkeit betrieben werden. Für eine Hyper-Bus-Architektur liefert unter anderem Cypress Semiconductor kompatible Komponenten wie diskrete Hyper-RAM- und Hyper-Flash-Speicher-ICs im 24-poligen BGA-Ghäuse mit 6 x 8 mm2.

Für die Verbindung von MCU und Hyper-Flash sowie Hyper-RAM in getrennten Gehäusen sind vier Lagen einschließlich Vcc und Masse erforderlich. Zwei davon werden für die Verbindung benötigt. Ein MCP-Baustein, bei dem RAM und Flash in einem Gehäuse zusammengefasst sind, kommt mit einer Lage weniger aus. Beim Anschluss einer Cypress-Amber-MCU im QFP (Quad Flat Package) erfolgen alle Verbindungen über Anschlüsse auf einer Seite des MCU-Gehäuses. Bei einer MCU im BGA-Gehäuse würden mehr Lagen benötigt (siehe Bild 4).

Hyper-Bus

Bild 4: Führung der Signale von den Speicherbausteinen zur MCU über eine oder zwei Lagen einer Leiterplatte. Cypress Semiconductor

Die Kosten- und Platzvorteile der Hyper-Bus-Architektur liegen damit klar auf der Hand, wenn eine Anordnung aus SDRAM und NOR Flash durch eine Hyper-Bus-kompatible Speicherlösung aus Hyper-RAM und Hyper-Flash ersetzt wird. Diese Hyper-Bus-Lösung eignet sich besonders für Grafikanwendungen in der Mittelklasse, etwa für die eingangs beschriebene Armatureneinheit.

Tabelle 1 fasst die Optionen zur Speicherarchitektur zusammen, die den Entwicklern einer großen Vielfalt von Benutzerschnittstellen mit Grafikdisplays zur Verfügung stehen: von Low-End-Systemen mit SDRAM bis zu High-End-Systemen mit Hochgeschwindigkeits-DDR2-DRAM. Es zeigt sich, dass Hyper-RAM eine vergleichbare Leistung wie ein System mit SDRAM-133 bietet, jedoch mit einer deutlich geringeren Anzahl an Anschlüssen. DDR2- oder DDR3-RAM bietet eine viel höhere Leistung als das Hyper-RAM-System, führt jedoch auch zu viel höheren Systemkosten.

Cypress hat mit den Hyper-Bus-kompatiblen Produkten dafür gesorgt, dass die Bausteine im BGA-Gehäuse pinkompatibel zu allen QSPI- und Dual-QSPI-Flash-Speicherbausteinen sind. Entwicklern, die von einer Produktfamilie mit einheitlichem Board-Layout hochskalieren möchten, bietet die Hyper-Bus-Schnittstelle eine einfache Möglichkeit, zu höheren Geschwindigkeiten und Dichten zu migrieren.

Semiconductor

Tabelle 1: Vergleich der Merkmale von Lösungen mit SDRAM, DDR2/3 und Hyper-RAM in einer typischen Automotive-Anwendung Cypress

Und in jeder Schaltung sind die Hyper-Bus-Technologie und die sie unterstützenden Hyper-Flash-, Hyper-RAM- und Amber-MCU-Produkte die beste Möglichkeit, hohen Datendurchsatz für eine moderne Grafikdarstellung mit einer niedrigeren Anzahl von Anschlüssen und einem einfacheren Leiterplattenlayout zu kombinieren, das sich preisgünstig fertigen lässt.