Der kürzlich verabschiedete IJTAG-Standard eröffnet Tool-Anbietern eine neue Sichtweise auf die Interoperabilität von Embedded-Instrumenten. IJTAG-Interoperabilität ist sowohl auf Chip- als auch auf Leiterplattenebene sehr wertvoll, weil sie die Wiederverwendung des geistigen Eigentums (IP) von eingebetteten Testinstrumenten ermöglicht. Durch die bidirektionale Interoperabilität der IJTAG-Tools erhöht sich die Leistungsfähigkeit aller Tools im Tool-Flow. Der Grund hierfür sind Synergieeffekte: Durch die Interaktion von Board- und Chip-Level-IJTAG-Tools in einem komplexen Systemdesign lässt sich dieses Design auch mit erweiterten Diagnosefunktionen validieren. Designer können somit die Ursache von Problemen auf einem Chip oder einer Platine schneller aufspüren.
Messgerät im Chip
Die Entwicklung des IJTAG-Standards begann vor ein paar Jahren, als Ingenieure eine bessere Methode für den Zugriff und die Steuerung von Testinstrumenten benötigten, die sie auf Halbleiter-ICs integrierten. Zu dieser Zeit wurden mehr und mehr Instrumente in Systems-on-a-Chip (SoC) und andere weniger komplexe Komponenten integriert. Diese Embedded-Testinstrumente waren und sind immer noch die effektivste Möglichkeit, um die Funktionalität von Chips zu charakterisieren und zu verifizieren.
Eckdaten
Wer messtechnisch ins Innere eines SoC vordringen muss, nutzt dazu am besten eingebettete Instrumente. Hierfür gab es zwar schon lange IP-Blöcke, aber ohne Standard braucht jedes Instrument seinen eigenen Tester. Dank IJTAG lassen sich die Instrumente nun viel besser verbinden. Sogar eine Interoperabilität von Prüfwerkzeugen auf Chip- und Leiterplatten-Ebene ist möglich und damit ein ganzheitlicher Blick in die Schaltung.
Leider konnten viele dieser Testinstrumente nicht miteinander kommunizieren und je nach Herkunft ihrer IP erforderte jedes Instrument eine eigene Zugriffsmethode. Darüber hinaus war die fehlende Portabilität ein Manko: Entwickler konnten die IP von Instrumenten nicht ohne Redesign in einem anderen Chip wieder verwenden. Mit anderen Worten, Embedded-Testinstrumente waren für Ingenieure schwer zu handhaben.
Netzwerk von IJTAG-Instrumenten
Der IJTAG-Standard löst diese und andere Probleme durch die Spezifikation eines On-Chip-Netzwerkes, das die Instrument Connectivity Language (ICL) des Standards beschreibt. Zudem definiert IJTAG sowohl eine standardisierte Schnittstelle zur IP des Instruments als auch eine Instrumenten-Sprache, die Procedure Description Language (PDL). Diese Aspekte von IJTAG vereinfachen und verbessern die Art und Weise, wie Ingenieure Embedded-Instrumente einsetzen. Zudem gewährleisten sie nicht nur die Portabilität der Instrumente selbst, sondern auch die der Vektoren eines jeden IJTAG-Instruments, eine weitere Zeitersparnis für Ingenieure.
Die Interoperabilität zwischen IJTAG-Tools für die Chipebene wie Mentors Tessent-IJTAG-Lösung und solchen für Leiterplatten wie Scanworks von Asset ist weit mehr als nur ein bequemer Weg, um Daten zwischen Tools zu übertragen. Bidirektionale Interoperabilität auf zwei Ebenen bietet Chip- und Leiterplatteningenieuren mehr Vorteile:
- Sie gewährleistet, dass die für das Validieren oder Testen eines Chips entwickelte Instrumenten-IP auch für ein Leiterplattendesign wieder verwendet werden kann.
- Die bidirektionale Feedback-Schleife zwischen Chip- und Leiterplatten-Tools sorgt dafür, dass der gesamte Tool-Flow erweiterte Diagnosen durchführen kann, um die grundlegenden Ursachen für Designprobleme in Chips oder auf Leiterplatten zu isolieren. Dieser IJTAG-Tool-Flow beendet das Rätselraten bei der Frage, ob ein Problem vom Chip oder von der Leiterplatte herrührt.
Bild 1: Die IJTAG-Tool Interoperabilität ermöglicht eine Feedback-Schleife zwischen Chip- und Leiterplatten-EDA-Werkzeugen.Mentor Graphics
Bild 1 zeigt einen IJTAG-Tool-Flow vom Einsetzen der Instrumente in die Chips bis hin zur Bestückung der Leiterplatten.
Tool-Flow
Der Flow beginnt mit Mentors EDA-Tool Tessent, welches die IJTAG- und JTAG-Ressourcen des Chips einfügt und verifiziert. JTAG ist erforderlich, da der JTAG Test Access Port (TAP) des Chips für den Zugriff auf das IJTAG-On-Chip-Instrumenten-Netzwerk nötig ist. IJTAG ist zwar nicht auf JTAG als Zugriffsmethode beschränkt, derzeit ist JTAG aber der einzige Mechanismus, der vom verabschiedeten IJTAG-Standard unterstützt wird. In Zukunft sollen weitere Zugriffsmethoden folgen.
Der Tessent-Flow gestattet das automatische Einsetzen in die RTL- oder Gate-Level-Netzliste eines Designs. Die eingefügten IJTAG-Ressourcen beinhalten sowohl Embedded-Instrumente als auch ein hierarchisches Zugangsnetzwerk, das von einem gemeinsamen Zugangspunkt den Zugriff auf jedes Instrument ermöglicht. Der Tessent-Flow unterstützt sowohl Retargeting als auch die Zusammenführung von PDL-Befehlen für mehrere IP-Blöcke. Auf Chip-Level können diese Befehlssequenzen automatisch in Automatic-Test-Equipment-Vektoren (ATE) oder in Verilog-Testbenches übersetzt werden. Diese PDL-Muster auf Chipebene werden von Tessent Silicon Insight für interaktives Debugging unterstützt.
Den Tester testen
Nach dem Einfügen der Instrumente und der Simulation setzen Ingenieure oft FPGAs ein, um das Silizium in Hardware zu emulieren und zu testen. Die Tests, die sie zuvor auf Simulationsebene generiert haben, verwenden sie nun erneut, um sowohl die Integrität dessen zu verifizieren, was in der ICL als das On-Chip-IJTAG-Netzwerk beschrieben wird, als auch die in PDL beschriebenen instrumentenspezifischen Prozeduren auszuführen. Dem folgen die typischen Tests und Validierungen des Siliziums auf ATE-Systemen.
Während der Emulation sowie der ATE-Test- und Validierungsphase wird die Interoperabilität zwischen Tessent und Scanworks besonders wichtig. Scanworks kann für das Validieren, Testen und Debuggen eines Leiterplattendesigns die Instrumente verwenden, die Tessent eingefügt hat. Darüber hinaus ermöglicht die Interoperabilität der Tools, dass Daten, die später im Flow von Scanworks auf Leiterplattenebene erfasst werden, während der Simulations- und Validierungsphase des Siliziums den Tesset-Tools zurückgeführt werden.
Auf der Leiterplatte prüfen
SoCs können solange nicht angemessen überprüft werden, bis sie vollständig auf Leiterplattenebene getestet und validiert wurden. Probleme, die mit Scanworks aufgedeckt werden, lassen sich bis ins Silizium zurückverfolgen oder auf einen Fehler im Leiterplattendesign zurückführen. Der große Vorteil dieses Feedbacks auf Leiterplattenebene ist, dass es Probleme im Chip- oder Leiterplattendesign isoliert und die Schuldzuweisungen zwischen Chip- und Leiterplatteningenieur beendet. Die Feedback-Schleife von Scanworks zu Tessent gibt Chipdesignern die Möglichkeit, Fehler zu korrigieren, bevor der Chip in die Massenproduktion geht.
Der IJTAG-Flow mündet in der Leiterplattenfertigung, wo Scanworks die IJTAG-Instrumente eines SoCs zur Validierung und zum Testen der Leiterplatten in einer Fertigungslinie nutzen kann.
Synergetische Interoperabilität
Die Fähigkeit der Chip- und Board-Level-IJTAG-Tools zur Zusammenarbeit erhöht die Effektivität des gesamten IJTAG-Flows von der Validierung des Chipdesigns bis zum Test in der Systemfertigung. Die bidirektionale Feedback-Schleife – vorwärts und rückwärts –, die durch die Interoperabilität ermöglicht wird, ist für die schnelle Identifizierung und Isolierung der grundlegenden Ursachen von Designproblemen wichtig und sorgt für die rechtzeitige Markteinführung neuer Systeme.
Stephen Pateras
Tim Caffee
(lei)
