Bild 1: Cliff Hou, Vice President Forschung und Entwicklung bei TSMC, forderte auf der ISSCC 2017 einen Paradigmenwandel bei der Electronic Design Automation.

Bild 1: Cliff Hou, Vice President Forschung und Entwicklung bei TSMC, forderte auf der ISSCC 2017 einen Paradigmenwandel bei der Electronic Design Automation. TSMC

Die ISSCC 2017 adressierte Fortschritte im Schaltkreis- und Systemdesgin, welche die Fusion der physischen und virtuellen Welt vorantreiben. Um die damit verbundene Datenflut aufzunehmen, zu übertragen, zu speichern und zu verarbeiten sind intelligente Chips notwendig. Applikationen rund um das Internet der Dinge und Realtime-Datenanalysen lassen IC- und Systemdesigner neue Wege finden, die notwendige Rechenleistung dafür bereitzustellen.

Gleich zu Beginn der Konferenz rief Cliff Hou (Bild 1), Vice President Forschung und Entwicklung bei TSMC, zu einem Paradigmenwandel bei der Electronic Design Automation (EDA) auf, um Herausforderungen beim Design zu bewältigen. In den letzten zehn Jahren haben vor allem Mobilfunkanwendungen die Industrie vorangetrieben, weshalb Designdatenbanken hauptsächlich SoCs für Smartphones bedienen. Dies sei zwar ein guter Anfang, aber jetzt müsse sich die Industrie breiter aufstellen und Schaltkreise gezielt für Automotive, Hochleistungssysteme und IoT-Anwendungen optimieren, bei denen Problemstellungen unterschiedlicher Art zu meistern sind.

Eckdaten

Auf der ISSCC 2017 stellen Halbleiterhersteller Trends und Neuentwicklungen für den IC- und SoC-Markt vor. Aber auch Herausforderungen für Systemdesigner, resultierend aus den immer breiter gefächerten Anwendungsgebieten integrierter Schaltkreise, standen im Fokus der Beiträge. Intel präsentierte mit dem Stratix-X-FPGA eine preiswerte Alternative zur 2.5D-Technologie, während AMD den Zen-x86-Kern vorstellte. Die Speicherhersteller Western Digital, Samsung und TSMC präsentierten 3D-NAND-Chips und zeigten ihre unterschiedlichen Wege in Richtung 7-nm-Technologie. Rohm und NXP waren mit Funksystemen für IoT-Anwendungen vertreten und im Bereich Automotive präsentierte Renesas einen intelligenten Motortimer für Elektroautos.

TSMC bietet beispielsweise abhängig davon, ob ein System Wert auf Packungsdichte oder Geschwindigkeit legt, zwei unterschiedliche Metallisierungssysteme an. Hou forderte außerdem mehr Sorgfalt beim Design der Stromversorgung, um Batterielebensdauern zu erhöhen. Zusätzlich zeigte er die Vorteile der Implementierung maschinellen Lernens in Designmodelle, mit denen sich Engstellen im System vorhersagen lassen, bevor der Leitungsverlauf des Chips festgelegt wird.

Preiswerte Alternative zu 2.5D-Technologie

Bild 2: Der Stratix-X-FPGA von Intel nutzt die Embedded-Multi-Die-Interconnect-Bridge, bei der Substrate über Ball-Grid-Array anstatt TSVs verbunden werden.

Bild 2: Der Stratix-X-FPGA von Intel nutzt die Embedded-Multi-Die-Interconnect-Bridge, bei der Substrate über Ball-Grid-Array anstatt TSVs verbunden werden. Intel

Intel gab auf der ISSCC 2017 einen detaillierten Einblick in seine preiswerte Alternative zur 2.5D-Technologie am Beispiel des Stratix-X-FPGA. Der Baustein nutzt Intels Embedded Multi-die Interconnect Bridge (EMIB, Bild 2), um das FPGA mit vier externen Transceivern zu verbinden. Die Verbindung wird über Ball-Grid-Arrays (BGA) hergestellt, die deutlich kleiner sind als die beispielsweise in der Chip-on-Wafer-on-Substrate-Technologie (Cowos) verwendeten Siliziumsubstrate. Außerdem kommt EMIB ohne TSVs aus, was Maskenebenen einspart und den Prozess dadurch preiswerter gestaltet.

EMIB verwendet eine Kombination von 55 µm großen Microbumps und >100 µm große Flip-Chip-Bumps um bis zu 24 Transceiverkanäle mit jeweils 96 I/Os zu unterstützen. Damit sind Geschwindigkeiten bis zu zwei Gbit/s/pin möglich. Derzeit verbindet die Brücke vier 28-GHz-Kerne mit dem FPGA. Der Stratix X in 14-nm-Technologie bringt 2,8 Millionen logische Elemente auf einer Fläche von 560 mm² unter und arbeitet mit einer Frequenz von einem GHz.

AMDs Quadcore-Cluster ist kleiner als die Konkurrenz

Der Zen-x86-Kern von AMD benötigt laut Hersteller zehn Prozent weniger Platz als der 14-nm-Prozessor der zweiten Generation von Intel. Im Zen-Kern verwendet AMD zum ersten Mal einen Metall-Oxid-Metall-Kondensator, der die Betriebsspannung reduziert und eine verbesserte Frequenzkontrolle der Prozessorkerne ermöglicht. Ein Zen-Cluster besteht aus vier Rechenkernen mit 8 Threads, 512 KByte L2- und 8 MByte L3-Cache auf einer Fläche von 44 mm².

 

Welche unterschiedlichen Wege Samsung und TSMC in Richtung 7-nm-Speichertechnologie einschlagen zeigen wir auf der nächsten Seite.

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