Die neuen Veloce-Apps überwinden die zentralen Herausforderungen bei der System-Level-Verifikation von komplexen SoC- und Systemdesigns.

Die neuen Veloce-Apps überwinden die zentralen Herausforderungen bei der System-Level-Verifikation von komplexen SoC- und Systemdesigns. Mentor Graphics

Die Kombination aus Veloce-Apps und Veloce OS3 bietet mehr Ingenieuren mehr Fähigkeiten und zwar viel schneller, als dies mit hardwaregestützten Strategien möglich wäre.

Jede der neuen Veloce-Apps deckt ein spezielles Verifikationsproblem ab:

  • Veloce Deterministic ICE überwindet durch 100prozentige Transparenz und Wiederholbarkeit beim Debuggen die Unvorhersehbarkeiten in ICE-Umgebungen und bietet Zugriff auf andere virtuelle Nutzermodelle.
  • Veloce DFT beschleunigt die Design-for-Test (DFT) -Verifikation vor dem Tape-Out. Die App verringert somit das Risiko katastrophaler Fehler und reduziert die Laufzeiten bei der Verifikation von Designs nach dem Einsetzen des DFT deutlich.
  • Veloce FastPath optimiert durch eine schnellere Modellausführungsgeschwindigkeit die Emulationsleistung bei der Verifizierung von großen mehrfach getakteten SoC-Designs.

Die neuen Veloce-Apps ergänzen Veloce Power, Veloce Enterprise Server und andere. Mentor Graphics wird seine Bibliothek mit Veloce-Apps kontinuierlich erweitern, um neue Wege zu beschreiten, die sicherstellen, dass die Designs ihre funktionalen und Leistungsspezifikationen termingerecht erfüllen.

Das Veloce-OS-Betriebssystem ergänzt die Veloce-Plattform um Softwareprogrammierbarkeit und Ressourcenmanagement. Dadurch lassen sich leichter neue Nutzermodelle hinzufügen, die den ROI des Emulators erhöhen. Folgende Neuerungen umfasst die jüngste Aktualisierung von Veloce OS3:

  • Die Integration von neuen Hochleistungs-Computerplattformen reduziert die Kompilierungszeit um 50 Prozent.
  • Ein schnellerer „Plug and Play“-Flow auf Gatterebene akzeptiert flache oder hierarchische Designs. Dieser Flow reduziert die für die Kompilierung erforderliche Speicherkapazität und verbessert dadurch die Performance. Außerdem stärkt der neue Flow das Vertrauen in die Zuverlässigkeit der Halbleiter, da er das Laden und Verifizieren von Designs auf Gatterebene erleichtert.
  • Die Kombination aus Software- und Hardwareverbesserungen, die die Laufzeit und die Debug-Zyklen umfasst, erreicht eine um 200 Prozent schnellere Time-to-Visibility.

Die neuen Emulationsfähigkeiten von Veloce veranschaulichen, wie innovative und auf leistungsfähiger, qualifizierter Hardware laufende Software sowie ein erweiterbares Betriebssystem Designrisiken schneller als hardwaregestützte Strategien aufzeigen können.

Die Veloce Emulationsplattform ist eine Kerntechnologie der Mentor Enterprise Verification Platform (EVP) – einer Plattform, die die Produktivität bei der funktionalen Verifikation von ASICs und SoCs durch die Kombination moderner Verifikationstechnologien in einer umfassenden Plattform erhöht. Projektteams verwenden die Emulation als vielseitiges und leistungsfähiges Tool für das Hardware-Debugging, die Hardware/Software-Co-Verifikation oder Integration, das Prototyping auf Systemebene, die Low-Power-Verifikation und Power-Analyse sowie zur Charakterisierung der Leistungsfähigkeit.