Monterey Design Systems und die eASIC Corporation haben ein strategisches Abkommen geschlossen, dessen Ziel die Einführung der ersten core-orientierten hierarchischen Design-Lösung der Industrie ist. Die Kombination aus den konfigurierbaren Cores der eASICore-Reihe von eASIC und der System-Driven Physical Design-Lösung von Monterey erhöht den physikalischen Abstraktionsgrad, wodurch sich drastische Verbesserungen im Hinblick auf die Designer-Produktivität und die Zykluszeit ergeben.


Zu den größten Herausforderungen bei der Wiederverwendung vorhandener Intellectual Property-Blöcke (IP) gehört es, die existierenden IP-Cores in ein funktionierendes Chip-Design zu integrieren. Durch die Entwicklung und Zusammenstellung einer Integrationsumgebung, deren Basis die SDPD-Tools von Monterey und die eASICores sind, kann eASIC ein wesentlich umfassenderes Paket anbieten, als dies sonst möglich wäre. Die Einbeziehung der SDPD-Tools führt zu einer erheblichen Verringerung des Zeit- und Arbeitsaufwands bei der Integration der konfigurierbaren Cores in komplexe Chip-Designs.