Cypress Semiconductor Inc. gibt die Verfügbarkeit von Mustern des PSI2G100S bekannt. Hierbei handelt es sich um das zweite Produkt einer Familie von PSI-Chips (Programmable Serial Interface). Der PSI2G100S besteht aus einem SONET/SDH OC­48 Transceiver (2.5 Gbit/s), Schaltungen zur Takt‑ und Datenrückgewinnung, einer SERDES-­Einheit, programmierbarer Logik mit insgesamt 100K Gattern sowie einem Kommunikationsspeicher mit einer Kapazität von 240 KBit.


Die PSI-Familie bietet die Flexibilität programmierbarer Logikbausteine mit vorhersagbarem Timing, verbunden mit on-chip Memory, PLL-Taktgeneratoren (Phase-Locked Loop) und einem schnellen seriellen Interface (SERDES). Die Warp-Software von Cypress (Version 6.1) ermöglicht eine einheitliche Oberfläche, mit deren Hilfe der Entwickler kundenspezifisches IP zusammen mit SERDES-Blöcken in einem Baustein integrieren kann. Die SERDES-Einheit ist kompatibel zu verschiedenen Übertragungsmedien, z. B. Glasfaser. In Kombination mit optimierten Speichern (z. B. Dual-Port-RAM und FIFO), Logik und PLLs, stellen die Bausteine mehrere parallele I/Os zur Verfügung, deren Eingangssignale wahlweise LVCMOS-, LVTTL-, 3.3 V PCI-, SSTL2-, SSTL3-HSTL und GTL+-Pegel unterstützen.


Für Breitband-Applikationen sind die seriellen Verbindungen für Geschwindigkeiten von 1 x 2,5 GHz bis 8 x 1,5 GHz konzipiert. Mit ihrer insgesamt erzielten seriellen Bandbreite von 200 MBit/s bis 12 GBit/s erfüllen die PSI-Bausteine die Anforderungen eines breit gefächerten Marktsegments – von Gigabit Ethernet über InfiniBand und Fibre Channel bis SONET. Der PSI2G100S, das zweite Produkt der PSI-Familie besitzt ein BGA-456-Gehäuse