PLI/FLI-Generierungsmöglichkeit

n C Level Design stellte kürzlich voll automatisierte Code-Generatoren für Verilog PLI (Programming Language Interface) und VHDL FLI (Foreign Language Interface) vor, die in gemischter Sprache durchgeführte C++ und VHDL/Verilog-Simulationen unterstützen. System Compiler, das technologisch industrieführende C/C++ Synthesetool, wurde um die Unterstützung der Bedürfnisse von Designteams erweitert, die in ihren Design-Flows sowohl C++ als auch VHDL/Verilog einsetzen wollen. Mit Hilfe dieser neuen Funktionalität lässt sich das C++-Modell eines Users gleichzeitig mit seinem derzeitigen HDL-Simulator verifizieren. Auf diese Weise erhalten Anwender den vollständigsten C++-basierten Design-Flow, der für System- und Hardware-Design verfügbar ist.
Die automatische Generierung der PLI/FLI-Aufrufe zur Co-Simulation von System Compiler ist grundsätzlich die gleiche wie das Abzielen des Designs auf die Synthese. Nach der Entscheidung, welche Blöcke mit Verilog co-simuliert werden, setzt der Designer einfach eine Option bei der Compile-Zeit und spezifiziert damit die Generierung von PLI/FLI-Code anstelle von HDL. Die erzeugte HDL-Hülle und der generierte PLI/FLI-Code, der die Aufgabe der Co-Simulation verarbeitet, lässt sich dann mit dem Rest des HDL-Designs kompilieren. Wird der HDL-Simulator aufgerufen, wird das C++-Modell automatisch als Teil des HDL-Simulationsprozesses mit eingeschlossen, und der Designer kann die durch das C++-Modul erzeugten Signale so betrachten und verfolgen, als ob es sich um ein HDL-Modul handelte.
Durch die vollständige Automatisierung der Aufgabe, die PLI zusammen mit der Fähigkeit von System Compiler zur Synthetisierung von C++ in HDL zu generieren, können Design-Teams, die bislang nur in VHDL oder Verilog codierten, nunmehr mit C++ als Teil ihres Designflusses modellieren, ohne dass sie sich Gedanken machen müssten, wie sie die in C++ modellierten Teile des Modells verifizieren oder implementieren können. Mixed-Language-Simulationen zwischen C++-Modellen und HDL-Modellen werden zum “Prozess auf Knopfdruck” und können zu jedem Zeitpunkt im Designfluss durchgeführt werden. Im Rahmen dieser Fähigkeit kann C++ nunmehr Teil jedes vorhandenen, HDL-basierten Design-Flows werden und dazu beitragen, die Produktivität der Designer und die Verifikations-Performance für Mehrmillionen-Gate-Designs anzuheben.

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