Bei dem PS12G100S handelt es sich um das zweite Produkt einer Familie von PSI-Chips (Programmable Serial Interface). Er besteht aus einem SONET/SDH OC-48-Transceiver mit 2,5 Gbit/s, Schaltungen zur Takt- und Datenrückgewinnung, einer SERDES-Funktion, programmierbarer Logik mit insgesamt 100K Gattern sowie einem Kommunikationsspeicher mit einer Kapazität von 240 Kbit. Die Software WARP 6.1 dient als bedienerfreundliche Programmieroberfläche zur unkomplizierten Einbindung von kundenspezifischem IP in den Baustein. Dies kann mit HDL-Blöcken, als HDL-Text (Verilog oder VHDL) oder in Form von grafisch eingegebenen State Machines erfolgen. Der PS12G100S eignet sich für Port- und Backplane-Lösungen. Durch seine Programmierbarkeit ermöglicht er dem Benutzer die Entwicklung individueller, flexibler Lösungen für das parallelseitige Interface – z.B. kann von der seriellen Seite ein OC-48 Datenstrom übernommen und nach entsprechender Umwandlung auf einen parallelen 32- oder 64-bit-Datenbus ausgegeben werden.