Siegertypen

Deep-Submicron-Technologien sind nicht nur für Bauelemente mit großer Funktionsdichte geeignet. Gute Voraussetzungen bieten sie vielmehr auch für schnelle A/D-Wandler mit einer neuen Architektur.

Auf der Basis eines reinen CMOS-Prozesses mit 0,25-µm-Geometrie und 2,5 V Betriebsspannung präsentiert STMicroelectronics eine Familie schneller A/D-Wandler. Diese kurz als ADCs (für Analog to Digital Converters) bezeichneten Bauelemente wurden bislang bereits in System-on-Chip-Produkten eingesetzt. Nun gibt es diese A/D-Wandler auch als Standalone-Bausteine im Rahmen einer Produktfamilie, die schon bald erweitert werden soll. Geeignet sind diese Bauelemente für zahlreiche Applikationen, in denen eine äußerst geringe Leistungsaufnahme gefordert wird.
Die High-Speed-ADC-Familie, mit der sich dieser Beitrag befasst, basiert auf Cores, die in der Vergangenheit bereits für die digitale Video- oder Radio-Übertragung benutzt wurden. I/O-Peripherie und digitale Funktionen wurden hinzugefügt, um eine standardisierte Produktfamilie zu realisieren, die sich für ein breites Anwendungsspektrum eignet.
Erste ADC-Familie für 2,5 V
Inzwischen sind bei STMicroelectronics drei Produkte der Familie schneller, leistungssparender Datenwandler lieferbar. In der Tabelle sind wichtige technische Daten der verschiedenen Bausteine zusammengefasst. Hervorzuheben sind dabei der ENOB-Wert (Effective Number of Bits) und die Leistungsaufnahme, denn hieran wird die überaus hohe Leistungsfähigkeit bei der jeweiligen Abtastfrequenz und die sehr geringe Verlustleistung deutlich. Möglich sind diese ausgezeichneten Werte aufgrund der gewählten Architektur und des verwendeten Herstellungsprozesses.
Grundlage der neuen Produktfamilie ist die bekannte Pipeline-Architektur, die einen Kompromiss zwischen hoher Geschwindigkeit und niedriger Verlustleistung ermöglicht.
Der Datenwandler besteht aus mehreren Umwandlungsstufen, in denen das analoge Eingangssignal nach und nach digitalisiert wird. Ihre Anzahl richtet sich nach der gewünschten Auflösung. Jede einzelne der ersten Stufen besteht aus einem A/D-Wandler, einem D/A-Wandler, einer Sample-and-Hold-Stufe und einem Verstärker mit einem Verstärkungsfaktor von 2. Jede dieser Stufen besitzt insgesamt eine Auflösung von 1,5 Bit. Bei der abschließenden Stufe handelt es sich um einen schlichten Komparator. Die an den Ausgängen der einzelnen Stufen anliegenden Daten müssen zeitlich verschoben und digital korrigiert werden, bevor sie gepuffert und den digitalen Ausgängen zugeführt werden können. Um die Anwendungsschaltung so weit wie möglich zu vereinfachen, wurde in den Baustein eine Reihe weiterer digitaler Funktionen integriert. Als Ausgangsformat kann über den DFSB-Befehl zwischen dem normalen Binärformat und dem Zweierkomplement-Format gewählt werden. Mit Hilfe des OEB-Befehls können die Ausgangspuffer hochohmig geschaltet werden, um die Leistungsaufnahme (bei laufendem Wandler) zusätzlich abzusenken. Dieses Signal eignet sich auch als Chip-Select, wenn mehrere A/D-Wandler gleichzeitig angesteuert werden sollen.
Über ein Ausgangs-Flag kann eine Bereichsüberschreitung signalisiert werden (wenn alle Bits 0- bzw. 1-Status haben). In diesem Fall hat der OR-Ausgang High-Status.
Schließlich steht für Synchronisationszwecke ein Data-Ready-Signal zur Verfügung. Es handelt sich um eine Kopie des Taktsignals, die jedoch auf die Datenausgänge zentriert ist, um die Messungen zu vereinfachen. Das Zeitdiagramm in Bild 1 verdeutlicht das Verhalten der A/D-Wandler.
Es illustriert die Verarbeitung einer 10-Bit-Struktur. Das Eingangssignal wird jeweils bei der steigenden Taktflanke abgetastet, während die digitalen Ausgangsinformationen jeweils bei fallenden Taktflanken vorliegen, und zwar 6,5 Taktzyklen nach der jeweiligen Abtastung. Diese 6,5 Taktzyklen stellen somit die Daten-Latenzzeit dar. Wenn am OEB-Pin ein Signal mit High-Status liegt, sind sämtliche Datenausgänge hochohmig geschaltet, während der Wandler nach wie vor arbeitet.
Im Interesse der Einheitlichkeit und Einfachheit wurde die ADC-Familie so konzipiert, dass Applikationen einfach aufgerüstet werden können. Das TQFP48-Gehäuse mit 7 x 7 mm Kantenlänge wird für alle Typen verwendet ? von der 8-Bit-Version bis zum künftigen 14-Bit-ADC. Auch die Anschlussbelegung ist für sämtliche Produkte der Familie einheitlich. Referenzspannungs-Eingänge, Signaleingänge, Takt, Versorgungsspannungs- und Masseanschlüsse sind stets an den gleichen Pins herausgeführt. Das höchstwertige Bit des digitalen Ausgangs befindet sich stets an Pin 24. Die bei den Versionen mit geringerer Auflösung nicht benötigten Pins unterhalb des LSB sind nicht belegt.

Dynamische Kenndaten
Die Vorteile der neuen Wandlerfamilie resultieren aus der Kombination der Pipeline-Architektur mit dem 0,25-µm-Prozess. Optimale dynamische Kenndaten lassen sich hierdurch mit minimaler Leistungsaufnahme verbinden.
Abhängig von den verwendeten Strukturen und Prozessen existieren in allen Datenwandlern die verschiedensten Quellen für Fehler und Nichtlinearitäten. In einer Pipeline-Architektur beeinflusst die Leerlaufverstärkung des mit einem Verstärkungsfaktor von 2 arbeitenden Verstärkers die Gesamt-Linearität des ADC. Die Bandbreite dieses Verstärkers entscheidet zudem über die Geschwindigkeit des Gesamtsystems. Die gravierendste Rauschquelle ist das prinzipbedingte kT/C-Rauschen der Switched-Capacitor-Strukturen. Unter Berücksichtigung all dieser Erkenntnisse führt die von ST gewählte Kombination aus Schaltungsstruktur und Fertigungsprozess zu optimalen technischen Daten und niedriger Verlustleistung.
Die Diagramme der einzelnen Bilder beziehen sich auf den TSA1002. Das dynamische Verhalten wird an dem FFT-Schaubild in Bild 2 deutlich. Es bezieht sich auf den gleichen Baustein bei einem SFSR-Wert von +0,5 dB. Man erkennt, dass die erste und die höchste Oberschwingung um -75 dBc gedämpft werden, was hinsichtlich des SFDR bemerkenswert ist.
Das Verhalten des TSA1002 als Funktion der Abtastfrequenz ist aus Bild 3 zu entnehmen. Bei einer Eingangsfrequenz von 10 MHz wurden der SFDR (Spurious Free Dynamic Range = störungsfreier Dynamikbereich) und der SINAD (Signal to Noise Ratio and Distortion = Signal-Rauschabstand plus Verzerrungen) gemessen. Deutlich sichtbar ist der sehr flache Verlauf bis zu einer Abtastrate von 50 MSPS. Der SFDR bleibt auf einem hervorragenden Niveau von über 70 dB. Diese Eigenschaft ist in vielen Anwendungen von besonderem Interesse und kennzeichnet die Fähigkeit, kleine Signalamplituden aus dem Rauschen zu extrahieren. Der im Zusammenhang mit dem ENOB-Wert stehende SINAD-Wert (SINAD = 6,02 x ENOB + 1,76) bleibt bis 50 MSPS größer als 59 dB. Der daraus resultierende ENOB-Wert von 9,5 Bit liegt sehr nahe an den theoretisch möglichen 10 Bit, was auf ein sehr gutes Grundrauschen hindeutet.
Das Verhalten als Funktion der analogen Eingangsfrequenz geht aus Bild 4 hervor. Bei einer Abtastrate von 50 MSPS werden die gleichen Parameter aufgezeichnet. Aus dieser Kurve ist abzulesen, dass die “Effective Resolution Bandwidth” 60 MHz beträgt. Der A/D-Wandler kann somit bei einer Abtastfrequenz von 50 MHz ein Eingangssignal mit einer Frequenz von 60 MHz digitalisieren (Undersampling), ohne dass die Linearität leidet.
Abschließend soll das Temperaturverhalten beschrieben werden. Hier werden hohe Anforderungen gestellt, da die Produktfamilie für die unterschiedlichsten Verwendungszwecke vorgesehen ist. Bild 5 verdeutlicht das sehr gute Verhalten bei niedrigen und hohen Temperaturen. Der Bias-Block wurde so konzipiert, dass die Bandabstands-Referenz nur eine sehr geringe Temperatur-Drift aufweist.

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