Mit seinen Verbesserungen unterstützt das Cadence SPW 4.7 seine Stellung als Design-Lösung auf Systemebene basierend auf hierarchischen Blockdiagrammen mit einem optimierten Fluss zur Implementierung. SPW bildet eine integrierte Lösung vom Algorithmen-Entwurf bis zur Implementierung auf einem SoC- oder Multi-ASIC/FPGA-System. Mit dem Release verfügt SPW über einen verbessertes NC-Cosim-Link mit der Möglichkeit, mehrere RTL-Instanzen (Register Transfer Level) zu testen, und über eine Anbindung an die Ambit-BuildGates-Datenpfad-Synthese (Verilog), die ohne weitere manuelle Eingriffe zu schnelleren und kleineren Designs auf Gatter-Ebene führt. Verbesserungen des Block-Wizard mit automatischem HDL-Import und Applikations-spezifische Library-Updates für WCDMA und GSM/EDGE runden das Software-Angebot von Cadence zur Signalverarbeitung ab.


SPW verkürzt die Entwicklungszeit durch eine Technologie zum Code-Import für Quellcode aus C, C++, SystemC, MATLAB, VHDL oder Verilog und ermöglicht einen Designfluss zur Implementation. Durch ständige Updates der Library hält es auch mit neuen Standards Schritt. ermöglicht die automatische Erzeugung von Datenpad-freundlichem RTL über die SPW/HDS-Schnittstelle. Mit der neuen Release verfügt der SPW Block Wizard nun auch über einen automatischen RTL-Import. Die Updates der Bibliothek werden durch die Beteiligung von Cadence an verschiedenen Standardisierungs-Gremien möglich. Die WCDMA- Bibliothek wurde dergestalt aktualisiert, dass sie ab sofort den neuen Standards entspricht. Auch die 3GPP- Bibliothek wurde überarbeitet und entspricht nun den Spezifikationen von Version 3.4.0. Die GSM Bibliothek enthält nun ebenfalls den EDGE-Standard, unter dem das ECSD-System optimiert wurde. Dazu gehören alle Codierungs-Schemen von MCS-1 bis MCS-9.


Verfügbarkeit:


Eine Einjahreslizenz für das SPW2000 Signal Processing Worksystem ist ab sofort erhältlich. Das SPW 4.7 unterstützt den Forte 6.1-Compiler und läuft auf Sun Solaris 2.7, Solaris 2.8 und den HP-UX 11-Plattformen.