Cadence gab ein Upgrade seines Signal Processing Worksystems (SPW) bekannt. Mit den aktuellen Verbesserungen unterstützt das Cadence SPW 4.7 seine Stellung als Design-Lösung auf Systemebene basierend auf hierarchischen Blockdiagrammen mit einem optimierten Fluss zur Implementierung. SPW bildet eine integrierte Lösung vom Algorithrnen-Entwurf bis zur Implementierung auf einem SoC- oder Multi-ASIC/FPGA-System.


Mit dem neuen Release verfügt SPW über einen verbessertes NC- Cosim-Link mit der Möglichkeit, mehrere RTL-Instanzen (Register Transfer Level) zu testen, und über eine neue Anbindung an die Ambit-BuildGates-Datenpfad-Synthese (Verilog), die ohne weitere manuelle Eingriffe zu schnelleren und kleineren Designs auf Gatter- Ebene führt. Verbesserungen des Block-Wizard mit automatischem HDL-Irnport und neue Applikations-spezifische Library-Updates für WCDMA und GSNI/EDGE runden das neueste Software-Angebot von Cadence zur Signalverarbeitung ab.


SPW verkürzt die Entwicklungszeit durch eine verbesserte Technologie zum Code- 9 Import für Quellcode aus C, C++, SystemC, MATLAB, VHDL oder Verilog und ermöglicht einen optimierte Designfluss zur Implementation. Durch die Verbesserung des SPW/NC-Sim-Technologie-Link (NC- Cosim) können Designer nun mehrere Designteile, die in HDL geschrieben wurden, gleichzeitig testen.