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Bild 1: Vereinfachte LVDS-Verbindung.
Bild 2: Differenzieller Abschluss auf dem Chip.
Bild 3: SLVS bei Lattice SC/M Interface.
Bild 4: FPGA-SLVS-Transceiver in einer Data-Bridging-Anwendung.
Tabelle 1:  Konformität der Eingänge und Ausgänge mit der SLVS-Spezifikation.

Datenübertragungs-Schnittstellen und Protokollumsetzer

I/O-Eigenschaften eines FPGAs sollten Entwickler sorgfältig in ihre Überlegungen mit einbeziehen und unter den allgemein erhältlichen LVDS-kompatiblen Lösungen das richtige Bauelement auswählen, um damit ein Low-Power-SLVS-Interface zu implementieren. Features wie beispielsweise ein großer Gleichtaktbereich, eingebaute differenzielle Abschlusslasten, ein programmierbarer SLVS-Treiberstromausgang sowie eine hohes Verhältnis zwischen SERDES und Logik sind essenzielle Anforderungen bei der Auswahl des FPGAs. Bei dem Lattice-FPGA SC/M handelt es sich um eine erprobte Lösung für Hochleistungs-Interfaces und nahtlose Schnittstellen-Anforderungen einer SLVS-Implementierung.

Innerhalb der letzten zwei Jahrzehnte hat der explosive Anstieg der Nachfrage nach Datenbandbreite zu einer Vielzahl von Datenübertragungsstandards geführt. Zusätzlich zu den Implementationskosten besteht das primäre Ziel eines jeden Datenübertragungsstandards darin, eine größere Anzahl von Datenbits bei geringerer Verlustleistungsaufnahme zu übertragen. Seit seiner Einführung im Jahr 1994 hat sich der LVDS-Standard (Low Voltage Differential Signalling) zum meistgenutzten Datenübertragungsstandard in der Branche entwickelt. Dieser Standard bietet eine Kombination von Eigenschaften, die im Englischen kurz und knapp die Bezeichnung „Gigabits @ Milliwatts“ (Gigabit-Performance bei einem Energieverbrauch im Milliwatt-Bereich) trägt.

Dort, wo der generische Standard LVDS an seine Grenzen stößt, entwickelten sich einige Variationen, um so unterschiedliche anwendungsspezifische Anforderungen zu erfüllen. Im Oktober 2001 veröffentlichte JEDEC (Joint Electron Devices Engineering Council) den SLVS-Standard (Scalable Low Voltage Signaling) für 400 mV. SLVS erbt nicht nur die geringe Anfälligkeit gegenüber Störsignalen, die herkömmliche differenzielle LVDS-Empfänger auszeichnen, sondern es weist auch einen charakteristischen herunterskalierten Signalhub von 400 mV mit Masse-Bezug auf, während LVDS mit einem Signalhub von 700 mV arbeitet. Durch diesen geringeren Signalhub benötigt SLVS zur Übertragung weniger Leistung. Normalerweise ist für die Schnittstelle eine 0,8-V-Spannung (Rail) erforderlich, die in Submicron-Siliziumbausteinen in der Regel zur Verfügung steht. Über eine Distanz, die mit den Abmessungen der üblichen Leiterplatten kompatibel ist, lässt sich eine Datenrate von bis zu 3 Gbit/s oder darüber erzielen. Die Kombination aus den zuvor erwähnten Eigenschaften sorgt dafür, dass SLVS ein idealer Standard zur Übertragung hoher Datenraten bei geringer Verlustleistungsaufnahme ist, wenn es darum geht, Verbindungen zwischen Bauelementen auf einer Leiterplatte zu realisieren.

Für Schnittstellenanwendungen im Bereich der Datenpfade sowie als Protokollumsetzer kommen FPGA-Bausteine auf Grund ihrer mit zahlreichen Features ausgestatteten I/O-Ports in vielen Anwendungen zum Einsatz. Mit zunehmender Beliebtheit von SLVS in Data-Channel-Designs ist eine ökonomische und robuste FPGA-Lösung zur Implementation eines SLVS-Transceivers besonders wünschenswert.

LVDS/SLVS: Technologie-Überblick

Bei dem Datenübertragungs-Standard LVDS handelt es sich um eine ausgereifte Technologie, die sich in Anwendungen wie Video, Massenspeicher und Datenkommunikation, in denen große Datenmengen übertragen werden müssen, zur meistverwendeten Übertragungs-Schnittstelle entwickelt hat.

Bild 1 zeigt, wie eine Punkt-zu-Punkt-Verbindung per LVDS funktioniert. Der Transmitter verfügt über eine interne Stromquelle, mit der er die Verbindungsschleife treibt. Dabei toggelt die Polarität, wenn sich der Signalzustand verändert. Der Großteil des Treiberstroms fließt durch den Abschlusswiderstand auf der Empfangsseite – und zwar unter der Annahme, dass der Operationsverstärker-Eingang für Gleichströme eine sehr hohe Impedanz aufweist. Der Spannungsabfall über dem Abschlusswiderstand ist proportional zum Treiberstrom, und wenn der Transmitter toggelt, kann der Operationsverstärker im Empfänger die Polaritätsumschaltung erkennen, sodass es möglich wird, die Information zu übertragen.

Auf Grund der Gleichtaktunterdrückung, die sich durch das differenziell betriebene Leitungspaar ergibt, ist LVDS besonders unempfindlich gegenüber Störspannungen. Sowohl die Geschwindigkeit der Datenübertragung als auch die Verlustleistungsaufnahme steht in engem Zusammenhang mit dem Spannungshub über dem Abschlusswiderstand; der Nominalwert des Spannungshubs beträgt in einer typischen LVDS-Verbindung 350 mV (700 mV Spitze-Spitze) über einem 100-Ω-Widerstand. LVDS-Kanäle weisen eine geringe Anfälligkeit gegenüber Störspannungen auf, weil externe Störungen meist auf beide Leitungen mit derselben Spannung einstrahlen, der Gleichtakt-Störspannung, sodass die Differenz zwischen den Spannungen auf den beiden Leitungen unverändert bleibt. Die niedrige Gleichtaktspannung ist der Durchschnittswert der Spannungen auf den beiden Leitungen; sie beträgt etwa 1,25 V. Für den Gleichtakt (Common Mode) sorgt der Transmitter (Sender) mithilfe einer Offset-Spannung gegenüber Masse. Die differenzielle Spannung von 350 mV hat zur Folge, dass das LVDS-System im LVDS-Lastwiderstand eine statische Leistung verbraucht, die von der Offset-Spannung (1,25 V) und dem Spannungshub der differenziellen Spannung (350 mV) abhängt.

SLVS basiert auf einer Punkt-zu-Punkt-Signalisierungsmethode, die im JEDEC-Standard JESD8-13 (SLVS-400) definiert ist. SLVS entwickelte sich aus dem herkömmlichen LVDS-Standard, verwendet aber einen kleineren Spannungshub sowie eine niedrigere Gleichtakt-Spannung. Der Hub in Höhe von 200 mV (400 mV Spitze-Spitze) trägt zu einer Senkung der Verlustleistung bei und kommt bei RSDS-Standards häufig zum Einsatz. RSDS steht für Reduced-Swing Differential Signalling und damit für eine Signalübertragung über differenzielle Leitungen, bei denen ein geringerer Hub zum Einsatz kommt. Der RSDS-Standard senkt den Spannungshub nur von 350 mV auf 200 mV, behält aber den Gleichtakt-Offset des LVDS-Standards in Höhe von 1,25 V bei. SLVS unterscheidet sich durch eine geringere Gleichtaktspannung. Der Gleichtakt weist hierbei mit einem Nominalwert von 200 mV einen sehr geringen Wert auf, sodass sich eine beachtliche Senkung der Leistung im Ruhebetrieb ergibt. Die Kombination aus einem kleineren Signalhub und einer geringen Gleichtakt-Spannung sorgt für einen viel geringeren Leistungsverbrauch. Das folgende Beispiel erläutert diesen Aspekt. Eine SERDES-Verbindung für 6 Gbit/s nimmt etwa 250 mW Leistung auf. Ein typische SLVS-Paar, das bei 800 Mbit/s arbeitet, nimmt zirka 15 mW auf. Selbst wenn 8 Bit erforderlich sind (8 x 800 Mbit/s = 6,4 Gbit/s) ergibt sich lediglich eine Gesamt-Leistungsaufnahme von 120 mW – und das ist weniger als halb so viel wie die Leistungsaufnahme von LVDS.

FPGA-Lösung für die SLVS-Schnittstelle

Um eine SLVS-kompatible Schnittstelle zu bauen, muss ein Entwickler berücksichtigen, ob der Ziel-FPGA-Baustein ausreichend große Hardware-Ressourcen und Flexibilität an seinen I/O-Ports zur Verfügung stellt, um sowohl die Empfänger- als auch die Sender-Implementation abzudecken. Ein im Halbleiter integrierter differenzieller Abschluss ist in der Regel innerhalb eines SLVS-Empfängers die bevorzugte Lösung, um so die Anzahl der Bauelemente auf der Leiterplatte, welche die Verbindung zum Übertragungspartner herstellt, zu minimieren. Viel wichtiger ist es jedoch, sorgfältig darauf zu achten, dass der Gleichtakt-Bereich sowie der differenzielle Bereich des FPGA-Empfängers die gesamte SLVS-Ausgangsspezifikation abdeckt. Um einen robusten SLVS-Transmitter zu konstruieren, muss der differenzielle Ausgangsport des FPGAs die Fähigkeit besitzen, den Treiberstrom für den passenden SLVS-Pegel mit einem externen Kopplungs-Widerstandsnetzwerk einzuspeisen.

Wie LVDS benötigt auch SLVS einen Lastabschluss auf der Empfängerseite, aber es ist nicht spezifiziert, ob der Abschluss sich innerhalb oder außerhalb des Empfängers befindet. Die meisten FPGA-Bausteine verwenden typischerweise sowohl eingebaute Ressourcen als auch Elemente auf der Leiterplatte, um eine SLVS-Schnittstelle zu Industriestandard-Bauelementen zu realisieren. Damit die Verbindungen zwischen den Leiterplatten sauberer werden und eine robuste System-Performance erreicht wird, sollten Entwickler einen FPGA-Baustein auswählen, der nicht nur Flexibilität und Geschwindigkeit bei den SLVS-konformen Bussen aufweist, sondern auch über einen integrierten differenziellen Abschluss zur Implementation der Empfängerseite verfügt (Bild 2).

Für eine SLVS-Transmitter-Lösung ist die Programmierbarkeit der Ausgangsstromquelle von kritischer Bedeutung. Der differenzielle Treiberstrom sollte auf einen spezifischen Wert programmierbar sein, um so die SLVS-Anforderungen zu emulieren. Normalerweise dient das Widerstandsnetzwerk auf der Leiterplatte dazu, den Hub und die Gleichtaktspannung einzustellen, die der SLVS-Empfänger benötigt. Um die vom On-Board-Widerstandsnetzwerk aufgenommene Leistung zu kompensieren, muss der Stromquellen-Treiberpuffer in der Regel mehr einspeisen als den nominellen Strom von 3,5 mA, um so die differenziellen Leitungen jenseits des Chips zu versorgen. Ein Strom-Treiberpuffer, der diese Anforderung erfüllt, ist bei herkömmlichen LVDS-kompatiblen FPGA-I/O-Ports nicht allgemein erhältlich.

Bild 3 zeigt eine SLVS-Schnittstellenimplementation auf Basis eines FPGAs vom Typ Lattice SC/M. Die Eigenschaften der LVDS-Eingänge entsprechen den Signalisierungsanforderungen zur direkten Verbindung mit SLVS-Transmittern. Die internen differenziellen Abschlüsse sind für Eingänge auf allen Seiten des Bausteins verfügbar. Charakteristisch für die Eingangsports des Bauelements sind die Bereiche der Gleichtaktspannung Ucm sowie der differenziellen Spannung Ud, die mit ausreichend Reserve gut die gesamte SLVS-Ausgangsspezifikation abdecken, sodass die Eingänge Datenströme von bis zu 2 Gbit/s ohne irgendwelche zusätzlichen Bauelemente auf der Leiterplatte empfangen können. Darüber hinaus lässt sich der differenzielle Ausgangsstrom auf einen Wert von 2 mA, 3,5 mA, 4 mA und 6 mA programmieren. In diesem speziellen Beispiel wählten die Entwickler einen Treiberstrom von 6 mA – und zwar in Kombination mit der außerhalb des Chips befindlichen Abschlussschaltung zur Emulation der SLVS-Anforderungen. Tabelle 1 zeigt, inwiefern dabei die SLVS-Spezifikation erfüllt wird beziehungsweise SLVS-Konformität besteht.

SLVS-Transceiver-Applikation

Die SLVS-Schnittstelle kommt beispielsweise in der Datenkommunikation sowie bei Video/Bild-Displays zum Einsatz. Bei diesen Anwendungen sind hohe Geschwindigkeit und geringe Verlustleistungsaufnahme erforderlich. Ein FPGA-Baustein mit SLVS-kompatiblen Transceivern spielt eine wichtige Rolle im Rahmen der Anbindung des SLVS-I/Os an ein Standard-IC mit anderen Datenprotokollen Kürzlich erfolgte das Design-In eines Lattice-SC/M-FPGAs in eine VDSL2-Referenz-Linecard von Broadcom. Bei dieser Lösung zeigt sich, wie das FPGA zum Einsatz kommt, um SLVS-Schnittstellen- und XAUI-PHY-Bridge-Funktionen zur Verfügung zu stellen.

Im VDSL2-Rerferenzdesign implementiert das FPGA sechs SLVS-Links. Bild 4 zeigt das Blockschaltbild des FPGAs, der als Brücke zwischen dem SLVS-Datenstrom und XAUI-Paketen fungiert. Dabei sendet und empfängt der Broadcom-VDSL2-Baustein jeweils drei Links. Jeder Link enthält einen 18-bit-Bus, der zur Verbindung zwischen den Standard-SLVS-Ports der DSL-Leitungsabschluss-ICs und dem FPGA dient. Das FPGA kann die SLVS-Busse multiplexen – und zwar von jedem der drei Rx-Links (Empfangs-Links) zu jedem beliebigen der drei Tx-Links (Sende-Links), sodass die Broadcom-Bausteine alle untereinander verbunden sind. Auf der anderen Seite des FPGAs können acht SERDES-Kanäle, die jeweils mit einer Datenrate von 3,125 Gbit/s arbeiten, dazu genutzt werden, um zwei XAUI-Schnittstellen für Ethernet-Switch-Verbindungen zu realisieren. Diese Konfiguration ist eine typische VDSL2-Terminalanbindung mit 48 VDSL2-Anschlüssen an ein 10-Gbit/s-Backhaul-System.

Die differenziellen I/Os im FPGA unterstützen Datenübertragungsraten bis 884 Mbit/s. Mit den integrierten differenziellen LVDS-Transceivern und der XAUI-Sublayer-Logik enthält das FPGA zwei Einheiten zur Pufferung und Paketumwandlung (Buffering & Packet Conversion) sowie jeweils einen Ethernet-MAC-Block; an Ressourcen sind hierfür weniger als 15.000 LUTs (Look-Up-Tables) erforderlich. Das große Verhältnis zwischen SERDES und Logik macht dieses FPGA zu einer guten Wahl für schnelle SLVS-Brückenfunktionen in DSLAM-Anwendungen.