Mit dem BSDL Testwriter wird ein EDA-Tool für Boundary Scan bzw. IEEE1149.1 angeboten. Damit ist eine vollautomatische Generierung der Testbench möglich, wie sie zur Verifikation von komplexen Boundary Scan-Strukturen erforderlich wird. Als Datenbasis setzt das System auf dem BSDL-File des Chips auf und checkt die Beschreibung hinsichtlich Syntax, Semantik und IEEE1149.1-Kompatibilität. Im Ergebnis der nachfolgenden Generierungsphase entsteht eine Verilog-Testbench, welche von allen gängigen Standardsimulatoren weiterverarbeitet werden kann. Optional besteht auch die Möglichkeit, einen IEEE1450/STIL-Output zu generieren. Damit lässt sich das System nicht nur in der Designumgebung, sondern gleichermaßen auch für den Produktionstest einsetzen.


Der BSDL Testwriter ist in der Lage alle Standardinstruktionen, Register und das Verhalten der I/O-Pins zu verifizieren. Die Zahl der unterstützten Systempins und Boundary Scan Zellen ist hierbei nicht limitiert. Zur Verifikation von nutzerspezifischen Instruktionen bietet der Entwickler die Möglichkeit der kundenspezifischen Anpassung von BSDL Testwriter an.