Mit Tools für Silizium-Durchkontaktierungen bei 3D-Chips beschreitet Mentor Graphics den „Fahrstuhl“ nach oben.

Mit Tools für Silizium-Durchkontaktierungen bei 3D-Chips beschreitet Mentor Graphics den „Fahrstuhl“ nach oben. Mentor Graphics

Ferner kündigte das Unternehmen eine 3D-IC-Testlösung an. Diese verwendet verschiedene Komponenten der Tessent-Design-for-Test-Produktlinie für hierarchische Scan- und Built-in-Self-Tests (BIST) von integrierten Multi-Dies.
„3D-ICs erzeugen großes Interesse und riesige Nachfrage. Denn sie bieten bei der Verbesserung der Leistungsfähigkeit, Verringerung der Stromaufnahme, Kostenreduktion und Funktionalitätssteigerung in kleinen Gehäusen eine Alternative zur traditionellen Skalierung“, kommentiert Walden C. Rhines, CEO und Chairman von Mentor Graphics. „Zusammen mit führenden Kunden, die aktiv an Produkten mit einem Ansatz zur Stapelung mehrerer Dies arbeiten, validieren wir den Einsatz unserer Produkte für die erfolgreiche Entwicklung von 3D-ICs. Dies schließt die Nutzung von Interposern oder so genannter 2,5D- und 3D-Modelle mit Silizium-Durchkontaktierungen (Through-Silicon-Vias – TSVs) ein. Unabhängig davon, welchen Ansatz ein Kunde wählt, wird er eine Mentor-Lösung zur Verfügung haben.“
Eine wichtige Anforderung bei 3D-ICs ist die Fähigkeit, die bestückte Multi-Die-Struktur vollständig zu testen. Erfolgreiches Testen hängt von der Fähigkeit ab, Logic-Built-in-Self-Test (LBIST), Speicher-BIST, Analogtest und Boundary-Scan-Test in einer integrierten Art und Weise zu kombinieren und Testbefehle und –muster über mehrere Dies in einer hierarchischen Weise zu verteilen. Die Mentor-Produkte Tessent TestKompress, LogicBIST, MemoryBIST, BoundaryScan, PLLTest und SerdesTest bieten zusammen eine nahtlose Infrastruktur für das Testen von 3D-Strukturen inklusive Prozessorkerne, Logik, Speicher und Hochgeschwindigkeits-I/Os. Ein wesentlicher Vorteil dieser Lösung ist die Wiederverwendung von Die-Level-ATPG- und BIST-Tests auf Gehäuseebene. Die Tessent-Insertion-Technologie ermöglicht die Erstellung einer hierarchischen DFT-Architektur, die auf dem IEEE-1149.1-Standard mit 3D-Erweiterungen wie TSV-basierte „Test-Elevators“ beruht.