Besonderheiten der Stratix-10-Serie.

Besonderheiten der Stratix-10-Serie.Altera

Das neuartige, hochintegrierte Stratix-10-FPGA-SoC erreicht als programmierbarer Logikbaustein einen hohen Grad an Leistungsfähigkeit, Integration, Schaltungsdichte und Sicherheit. Der auf Alteras Hyperflex-FPGA-Fabric basierende Baustein wird im 14-nm-Tri-Gate-Prozess von Intel gefertigt und ist im Vergleich zur vorherigen FPGA-Generation zweimal so leistungsfähig. Mit seiner Performance und Schaltungsdichte, der fortschrittlichen Embedded-Datenverarbeitung, Fließkomma-Berechnungen der GPU-Klasse und heterogener 3D-System-in-Package-Integration eignet sich der Baustein für Kommunikations-, Datencenter- und Radarsysteme sowie für hochleistungsfähige Rechensysteme.

Eckdaten

Viele Neuerungen wie Hyperflex-Architektur, System-in-Package-Integration, 14-nm-Technologie, integriertes 64-Bit-ARM-Cortex-HPS und DSP-Funktionen sowie Sicherheitsfunktionen verhelfen Stratix-10-FPGA-SoCs von Altera zu hoher Performance, Energieeffizienz und Flexibilität. Enpirion-Power-SoC und schnelle Tranceiver-Schnittstellen, EDA-Software Quartus II und Secure Device Manager ergänzen den Einsatz der hochleistungsfähigen Logikbausteine.

„Die Möglichkeiten, die wir mit der Stratix-10-Serie bieten, sind industrieweit unerreicht“, betont Danny Biran, Senior Vice President Corporate Strategy und Marketing bei Altera. „Mit dem Stratix 10 können unsere Kunden Systeme auf eine neue Art und Weise entwickeln, wie es mit FPGAs bisher nicht möglich war.“

Hyperflex-Architektur mit „Registers-Everywhere“.

Hyperflex-Architektur mit „Registers-Everywhere“.Altera

Hyperflex-Architektur

Altera sieht die Hyperflex-Architektur im Stratix 10 als eine der bedeutendsten Neuerungen im FPGA-Markt seit über zehn Jahren. Zusammen mit Intels 14-nm-Tri-Gate-Prozess ermöglicht die Architektur die doppelte Taktfrequenz im Logik-Kern im Vergleich zu vorherigen Highend-FPGAs.

Die maximale Systemtaktfrequenz ist maßgeblich durch Signallaufzeiten in den Zwischenverbindungen (Interconnect-Routing) der Logikmodule (ALM, Adaptive Logic Module) begrenzt. Mit Einführung von flächendeckenden Zwischenregistern (Hyper-Registers) in der Schaltungsstruktur verkürzen sich diese Zwischenverbindungen und folglich die Signallaufzeiten signifikant, was eine deutliche Anhebung der Taktfrequenz erlaubt. Im Zusammenwirken mit Register-Retiming, Pipelining und anderen Optimierungen erreicht Altera die Leistungssteigerung im Stratix 10. Diese Techniken lassen sich in herkömmlichen FPGA-Architekturen nicht anwenden.

Zusätzliche Register in den Zwischenverbindungen verkürzen Signallaufzeiten.

Zusätzliche Register in den Zwischenverbindungen verkürzen Signallaufzeiten.Altera

Bezüglich Signallaufzeit können Hardwareentwickler mit Hyperflex kritische Pfade und Delays durch ungünstiges Routing beseitigen und ein schnelles Timing-Closure erzielen. Mit doppelter Leistung des FPGA-Kerns lassen sich die Bausteine besser ausnutzen, da im Vergleich zu anderen Architekturen nun eine geringere Anzahl sehr breiter Datenpfade und anderer Skew-verursachender Designkonstrukte (führen zu Laufzeitversatz) erforderlich ist. Hyperflex ermöglicht hochleistungsfähige Schaltungsdesigns mit bis zu 70 Prozent geringerer Leistungsaufnahme, da beim Programmieren weniger Logikfläche belegt wird.

Verbindungstechniken von Chip-Modulen: EMIB versus Interposer.

Verbindungstechniken von Chip-Modulen: EMIB versus Interposer.Altera

SiP-Integration mit kurzen Leitungen

In allen Stratix-10-FPGA-SoCs ist eine heterogene 3D-SiP-Integration (System-in-Package) möglich. Eine hochkompakte monolithische FPGA-Core-Fabric (bis zu 5,5 Millionen Logikelemente) wird effizient und wirtschaftlich mit Chip-Modulen anderer Technologien verbunden, woraus eine gemischte Anordnung nebeneinander und übereinander liegender Chip-Module entsteht. Diese modulare Bauweise erhöht die Skalierbarkeit und Flexibilität des Stratix-10-Funktionsumfangs. Eine monolithische Core-Fabric macht eine optimale Ausnutzung der Logikmodule möglich, maximiert die Leistungsfähigkeit und vermeidet Datenanbindungsprobleme.

Bestehende und geplante Transceiver-Schnittstellen in der Stratix-10-Serie.

Bestehende und geplante Transceiver-Schnittstellen in der Stratix-10-Serie.Altera

Alteras heterogene SiP-Integration wird durch Intels EMIB-Technik (Embedded Multi-Die Interconnect Bridge) möglich, die im Vergleich zu Interposer-basierenden Ansätzen leistungsfähiger, weniger komplex und kostengünstiger ist sowie eine bessere Signalintegrität bietet.

Erste Stratix-10-Serien verwenden EMIB, um serielle Highspeed-Transceiver und Protokoll-Tiles mit dem FPGA-Logikchip zu verbinden. Durch den System-in-Package-Ansatz kann Altera schnell und flexibel auf kommende Anforderungen reagieren und Varianten seiner Stratix-10-Bausteine mit unterschiedlichen Protokollen und Transceivern in Hardware ausliefern. So bietet die SiP-Integration die Möglichkeit, mit Stratix 10 höhere Transceiver-Datenraten (56 GBit/s) zu erzielen, wie sie für kommende Modulationsformate (PAM-4), Kommunikationsstandards (PCIe Gen4, Multi-Port Ethernet) und andere Funktionen wie Analogtechnik oder breitbandige Speicher erforderlich sind.

Sicherheit im Stratix 10.

Sicherheit im Stratix 10.Altera

Hard-Processor-System

Alle Logikdichten der Stratix-10-Serie stehen mit einem integrierten Hard-Processor-System (HPS) auf Basis eines ARM-Cortex-A53 (64-Bit-Quadcore) mit umfangreicher Peripherie, Memory Management Unit, externen Speichercontrollern und schnellen Kommunikationsschnittstellen zur Verfügung. Entwickler können Stratix-10-SoCs zur Hardware-Virtualisierung verwenden und gleichzeitig Management- und Überwachungsfunktionen wie beschleunigte Vorverarbeitung, Fern-Update und Debugging, Konfiguration und Überwachung der Systemleistung durchführen.

Stratix-10-FPGA-SoCs bieten umfassende Sicherheitsfunktionen. Grundlage ist der Secure Design Manager (SDM), der eine sektorenbasierende Authentifizierung und Verschlüsselung, Multi-Faktor-Authentifizierung und PUF-Technik (Physically Unclonable Function) bereitstellt. Altera arbeitet mit der Athena Group und Intrinsic-ID zusammen, um Verschlüsselungsbeschleunigung und PUF-IP für Stratix 10 zu liefern.

Technische Daten

  • Bis zu 5,5 Millionen Logikelemente auf einem monolithischen Chip.
  • Heterogene 3D-SiP-Integration vereint eine FPGA Fabric mit schnellen Transceivern.
  • Bis zu 144 Transceiver bieten die vierfache serielle Bandbreite gegenüber der Vorgängergenerationen.
  • Hard-Processor-Subsystem basierend auf einem ARM-Cortex-A53 (64-Bit-Quadcore) mit bis zu 1,5 GHz.
  • Hard-Floating-Point-DSP ermöglicht Single-Precision-Operationen mit bis zu 10 Tera-FLOPS Datendurchsatz.
  • Secure Device Manager zum Verwalten umfassender FPGA-Sicherheitsfunktionen.
  • SEU-Erkennung (Single-Event Upset) und -Scrubbing.
  • Zusammenarbeit mit führenden Anbietern für die beste ASIC-Prototyping-Lösung.
  • Stellflächen-kompatibler Migrationspfad von Arria-10-FPGA-SoCs.
  • Alteras Powermanagement-Lösungen Enpirion bieten maximale Energieeffizienz und sparen Platz auf der Leiterplatte.
  • Intels 14-nm-Tri-Gate-Prozesstechnik erreicht eine hohe Integrationsdichte und Systemperformance sowie eine deutlich

Tool-Unterstützung

Alteras neue Spectra-Q-Engine, Bestandteild der EDA-Software Quartus II, maximiert im Zusammenspiel mit der Hyperflex-Architektur die Performance des Stratix 10 und verringert Stromaufnahme sowie Platzbedarf. Gleichzeitig wird die Produktivität verbessert und die Markteinführung von Lösungen mit Stratix-10-FPGA-SoCs beschleunigt. Quartus II ermöglicht eine bis zu achtfache Verbesserung der Kompilierzeiten, eine vielseitige und schnelle Designeingabe, Drop-in IP-Integration und Support für OpenCL sowie andere Design-Flows auf höherer Ebene.

Kunden können mit der Entwicklung ihrer Stratix-10-Projekte ab sofort beginnen und dazu die Fast-Forward-Compile-Performance-Evaluierungstools verwenden. Entwicklungsmuster der Stratix-10-FPGA-SoCs stehen ab Herbst 2015 zur Verfügung. Entwickler von Embedded-Software können die virtuellen SoC-Plattformen von Mentor Graphics nutzen, um die Softwareentwicklung zu beschleunigen.