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Gestapelte Wafer-Level-Embedded-Packages montiert auf FR4.
Gestapelte Wafer-Level-Embedded-Packages montiert auf FR4.
Querschliff eines S2iP aus zwei gestapelten Wafer-Level-Embedded-Packages.
Prozessfluss: PoP aufgebaut mit Wafer-Level-Embedded-Packages, umverdrahtet mit Leiterplattenprozessen.

Als Technologietreiber im Bereich Einbetten in rekonfigurierte Wafer sind hier Infineon mit seinem Embedded-Wafer-Level-BGA (eWLB) sowie Freescale mit dem Redistributed-Chip-Package (RCP) zu nennen. Am Fraunhofer IZM gelang die kostengünstige Fertigung von S2iP (Stacked System in Package) basierend auf Mold-Einbettung auf Waferebene in Kombination mit einer PCB-basierten Umverdrahtungstechnologie. Dazu wurden Chips auf Wafer Level in Verkapselungsmaterial eingebettet, anschließend mittels herkömmlichen Leiterplattenprozessen umverdrahtet und gestapelt. Through Mold Vias sind dabei im S2iP wesentlicher Bestandteil der Umverdrahtung.

Für die fortschreitende Miniaturisierung von multifunktionalen Mikrosystemen sind Einbetttechnologien, bei denen großflächiges Prozessieren und eine 3D-Integration möglich sind, eine der Schlüsseltechnologien. Mögliche Varianten sind das Einbetten von aktiven Komponenten einerseits in Substrate (Chip in Polymer) und andererseits in Verkapselungsmaterialien. Letztgenannte Variante hat das Potenzial für höchst integrierte, preiswerte Packages, da die Umverdrahtung nicht nur in Dünnfilmtechnologie, sondern auch mit kostengünstigen Leiterplattenprozessen erfolgen kann.

Fertigung von Through-Mold-Vias

Die Erzeugung von Vias ist hierbei ein Standardprozess in der Leiterplattentechnologie, somit können Through-Mold-Vias (TMVs) auch sehr einfach in polymerverkapselte Packages integriert werden und verbinden so gestapelte Packages untereinander.

Für die Realisierung solcher Packages werden einzelne Chips (z. B. Sensoren, Asics oder Speicherchips) innerhalb eines dem späteren System entsprechenden wohldefinierten Bereichs präzise zueinander auf einen Zwischenträger bestückt und fixiert, somit planar neu zu dem Ziel-System oder -Package zusammengesetzt. Dieses zusammengesetzte System im Format eines ganzen Wafers – daher auch rekonfigurierter Wafer genannt – wird dann im Compression-Molding-Verfahren verkapselt. Dieser gemoldete Wafer bildet die Grundlage für alle weiteren Prozessschritte.

Die Umverdrahtung

Für die Umverdrahtung werden kostengünstige Leiterplattenprozesse mit einer Resin Coated Copper (RCC)-Folie verwendet. Hiermit wird der rekonfigurierte Wafer einlaminiert. Danach werden Mikrovias bis auf die Chip Pads und die Through Mold Vias (TMVs) lasergebohrt.

Ein anschließender Kupfer-Galvanikprozess kontaktiert dann die Chips mit der Top- und der Bottom-Lage, wobei Mikrovias und TMVs in einem Schritt metallisiert werden. Die Leiterbahnstrukturierung wird mittels Laser-Direct-Imaging (LDI) mit anschließendem Kupfer-Ätzen realisiert. Vorteil hierbei ist der maskenlose und damit an Layoutänderungen anpassungsfähige Prozess. Abschließend werden eine Lötstoppmaske, eine lötbare Abschlussmetallisierung sowie Lotkugeln appliziert. Im nachfolgenden Sägeprozess werden die Packages vereinzelt und können dann zu S2iP gestapelt werden (Bild 1 und 2).

Die gefertigten S2iP wurden erfolgreich auf ihre elektrische Funktionalität getestet. Röntgenaufnahmen zeigen die fehlerfreie Ausbildung der Lotstellen und die Ausrichtung der einzelnen Packages zueinander. Querschliffe (Bild 3) zeigen homogen metallisierte TMVs und die exakte Ankontaktierung der Chippads über die Mikrovias.

Die Einsatzgebiete für solche Stapel sind vielfältig – erste Arbeiten fokussieren auf die Realisierung von Multisensorsystemen bzw. auf den Aufbau von komplexen modularisierten Mikrosystemen. Forschungsschwerpunkte liegen hierbei in der Evaluierung des Miniaturisierungs- und Zuverlässigkeitspotenzials von Through-Mold-Vias, dem stressarmen Packaging der eingebetteten Sensoren sowie der Entwicklung von höchst zuverlässigen Packages für Anwendungen mit rauen Umgebungsbedingungen.