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Gerade in Signalintegritätsbausteinen müssen die internen Chipverbindungen sehr leistungsfähig sein, sollen aber keine hohen Kosten für die Gehäusetechnik verursachen. Die Bausteine müssen Signale mit 10 GBit/s und mehr aufbereiten und puffern. Bei diesen Datenraten ist das Einheitsintervall jedes Bits sehr klein; die Anstiegs- und Abfallzeiten erreichen 20 bis 30 ps. Die Gehäuse-Interconnect-Verbindungen zur Übertragung dieser Signale werden damit ein wichtiger Aspekt, um Signalintegritätsprobleme wie eine schlechte Rückflussdämpfung, erhöhtes Übersprechen, Impedanzdiskontinuitäten und andere zu minimieren.

Auf einen Blick

Spieglein Spieglein: Reflexionen auf der Leitung sind ein Erzfeind sauberer Signale, speziell im oberen Frequenzbereich. Damit haben speziell Signalaufbereitungs-ICs zu kämpfen. Die übliche Lösung sind kostspielige Flip-Chip-Gehäuse. Doch auch mit günstigen Wirebond-Gehäusen sind sehr gute Rückflussdämpfungswerte zu erreichen.

Für kostengünstige Anwendungen sind Wirebond-Gehäuse mit Anschlussdrähten beliebter als die teuren Flip-Chip-Gehäuse. Dies verringert allerdings die Designflexibilität bei der Implementierung hoher I/O-Werte, geregelten Impedanz-Interconnect-Verbindungen und einer effizienten Chip-Stromversorgung. Dieser Beitrag beschreibt eine Möglichkeit, wie sich die 10-GBit/s-Serdes-Spezifikation in Wirebond-Gehäusen einhalten lässt. Bei diesem Ansatz wird die Impedanzdiskontinuität innerhalb des Gehäuses optimiert und das Rückflussdämpfungsverhalten damit verbessert.

Differenzielle Impedanz

Auf einem Serdes-Kanal kommunizieren Sender und Empfänger mittels komplementärer Signale auf zwei getrennten Interconnect-Strukturen. Die physikalische Ebene (PHY) zwischen den beiden Endpunkten besteht aus einem Sendebaustein in einem Wirebond- oder Flip-Chip-Gehäuse, der auf einer Tochterkarte untergebracht ist. Diese wird über einen Steckverbinder in eine Backplane gesteckt. Das Routing auf der Backplane erstellt eine Verbindung zu einem oder mehreren Steckverbindern mit eingesteckten Tochterkarten. Empfängerbausteine, die sich ebenfalls in Wirebond- oder Flip-Chip-Gehäusen befinden, sind auch auf den Tochterkarten untergebracht.

Diese Mehrfachübergänge in einem Kanal beeinträchtigen bei mangelndem Design die Signalintegritätsleistung. Bei 10 GBit/s und darüber hinaus wird das richtige Interconnect-Design entscheidend. Es gilt, die Impedanzdiskontinuitäten zu minimieren, um die Systemleistung zu verbessern. Die Sendergehäuse stellen hier einen erheblichen Engpass für eine gute Rückflussdämpfung dar, da innerhalb des Gehäuses zahlreiche Diskontinuitätsbereiche vorhanden sind.

Ein Serdes-Kanal weist normalerweise eine Impedanz von 100 Ω auf. Da differenzielle Signalgebung einer ungeraden Verteilung (Odd-Mode Propagation) folgt, muss die Odd-Mode-Impedanz jeder Leitung eines differenziellen Paars gleich 50 Ω sein. Das Signal auf jeder Leitung eines differenziellen Paars muss also eine konstante Impedanz von 50 Ω vorfinden, um die Rückflussdämpfung zu minimieren und die Leistungsfähigkeit zu maximieren.

Formel 1: Odd-Mode-Impedanz für ein verlustfreies System.

Formel 1: Odd-Mode-Impedanz für ein verlustfreies System.IDT

Die Definition der Odd-Mode-Impedanz für ein verlustfreies System ist in Formel 1 zu sehen. Um die Impedanz jeder Leitung zu optimieren, müssen alle vier Bauteile so abgeglichen sein, dass eine Impedanz von 50 Ω entsteht. Bei differenziellen Paaren, bei denen jedes Signal innerhalb eines Paars als Single-Ended-Signal geroutet ist, liegen L12 und C12 nicht vor, und Zodd ist nur die Wurzel der Eigen-L/C-Werte.

First-Pass-Gehäuse

Bild 1: Ausschnitt eines Wirebond-Gehäuses mit drei differenziellen Paaren.

Bild 1: Ausschnitt eines Wirebond-Gehäuses mit drei differenziellen Paaren.IDT

Ein Ausschnitt eines Wirebond-Gehäuses mit drei differenziellen Paaren ist in Bild 1 dargestellt. Die Sendepaare sind blau, das Empfängerpaar in der Mitte ist rot dargestellt. Das Gehäusesubstrat weist die herkömmlichen vier Lagen auf – mit Microstrip-Bahnen auf der oberen Ebene, Versorgung/Masse auf der zweiten und dritten Ebene sowie Lotkugeln auf der letzten Ebene. Dieses First-Pass-Design wird so optimiert, dass eine Rückflussdämpfung von -15 dB bei der Grundfrequenz und von -10 dB bei der ersten Harmonischen der Datenrate erreicht wird.

Ein typisches Wirebond-Gehäuse lässt sich in drei Impedanzzonen aufteilen: die überwiegend induktive Wirebond-Region; die Übertragungsleitungsregion des Leiterbahnroutings und die kapazitive Lotkugel- und Durchkontaktierungs-/Via-Region.

Single-Ended und differenziell

Bild 2: TDR-Verhalten jeder Leitung im differenziellen Paar.

Bild 2: TDR-Verhalten jeder Leitung im differenziellen Paar.IDT

Die TDR-Technik (Time Domain Reflectometry) überwacht die Impedanz, die ein Signal vom Chip auf die Leiterplatte erfährt. Bild 2 zeigt das TDR-Verhalten jeder Leitung im differenziellen Paar, das als Single-Ended-Signal und auch als differenzielles Signal angesteuert wird. Nur das Paar aus Bild 1 wird zur TDR-Analyse herangezogen, wobei die anderen Paare mit Masse verbunden sind und der Einfluss des Übersprechens auf das TDR-Verhalten ignoriert wird.

Die Single-Ended-TDR-Grafik zeigt die überwiegend induktive, mit hoher Impedanz beaufschlagte Wirebond-Region der Interconnect-Struktur, gefolgt von einem kleinen Übertragungsleitungsabschnitt, der wiederum von der kapazitiven, mit niedriger Impedanz beaufschlagten Via- und Lotkugel-Region gefolgt wird. Der induktive Wirebond-Ausschlag ist weniger ausgeprägt, wenn die gleiche Anordnung differenziell angesteuert wird. Dies liegt an der starken gegenseitigen induktiven Kopplung in der Wirebond-Region des differenziellen Paars. Der Einfluss der Kapazität ist wesentlich größer, da die gegenseitige Kapazität in einer differenziellen Anordnung mit sich selbst multipliziert wird. Das Entfernen der überschüssigen Kapazität aus der Via-/Lotkugel-Region ist schwierig, wenn die differenzielle Impedanz 100 Ω betragen soll.

Bild 2 zeigt auch die Verteilung des elektrischen Feldes (E-Field) rund um einen Lötpunkt. Eine hohe Konzentration des E-Feldes zeigt sich genau über dem Lötpunkt.

Bild 3: Mögliche Änderungen am Original-Layout und deren Einfluss auf das differenzielle TDR-Verhalten.

Bild 3: Mögliche Änderungen am Original-Layout und deren Einfluss auf das differenzielle TDR-Verhalten.IDT

Das TDR-Verhalten verbessern

Mögliche Änderungen am Original-Layout (in der Lotpunkt-/Via-Region) und deren Einfluss auf das differenzielle TDR-Verhalten sind in Bild 3 zu sehen. In der Metallschicht über den Lotpunkten wurden in Layout_2 Löcher verwendet, die etwas größer sind als die Lotpunkte. Der kapazitive Einfluss im Original-Layout ist nun um 20 Ω kleiner.

Eine weitere mögliche Änderung aus Layout_2 ist ein Wechsel der Via-Ausrichtung von lose gekoppelt zu eng gekoppelt (Layout_3). Ein eng gekoppeltes Via verringert ein Übersprechen des differenziellen Paares. In einer anderen Studie wurde nachgewiesen, dass sich das Übersprechen nur wenig verringert, womit dieser Aspekt hier nicht länger verfolgt wird. Die rosafarbene Signalform für Layout_3 zeigt ein geringfügig schlechteres kapazitives Verhalten aufgrund der zusätzlichen kapazitiven Kopplung zwischen den beiden Vias.

Bild 4: Einfluss auf die Rückflussdämpfung von jeder der durchgeführten Änderungen.

Bild 4: Einfluss auf die Rückflussdämpfung von jeder der durchgeführten Änderungen.IDT

Einfluss auf die Rückflussdämpfung

Bild 4 zeigt für jede der durchgeführten Änderungen den Einfluss auf die Rückflussdämpfung. Der Gesamtrückflussverlust ist beim Original-Layout am größten, gefolgt von Layout_3. Layout_2 zeigt den besten Wert, was direkt mit dem TDR-Verhalten zusammenhängt. Die Rückflussdämpfung für Layout_2 beträgt -16 dB bei 5 GHz und -14 dB bei 10 GHz, was das Ziel von -15 dB bei der Grundfrequenz und -10 dB bei der ersten Harmonischen für eine 10-GBit/s-Serdes-Schnittstelle erfüllt.

Bild 5: Zwei zusätzliche Änderungen des Gehäuse-Layouts.

Bild 5: Zwei zusätzliche Änderungen des Gehäuse-Layouts.IDT

Einfluss eines Die-Pad-Ring-Layouts

Um das Übersprechen zwischen Paaren zu minimieren, ist es ideal, wenn jedes differenzielle Paar auf dem Chip durch ein Return-Pad getrennt ist. Dies ist dann entscheidend, wenn die Flankenzeiten im Bereich 20 bis 30 ps liegen, was die Empfängerleistung durch Aggressor-Victim-Übersprechen erheblich verschlechtern kann. Bleibt die Via- und Lotkugel-Region im Einklang zu Layout_2, zeigt Bild 5 zwei zusätzliche Änderungen des Gehäuse-Layouts, die sich auf die Chip-zu-Gehäuse-Wirebond-Verbindungen beziehen.

Bild 6: Das differenzielle TDR- und Rückflussdämpfungs-Verhalten der drei Layouts im Vergleich.

Bild 6: Das differenzielle TDR- und Rückflussdämpfungs-Verhalten der drei Layouts im Vergleich.IDT

Bild 6 zeigt das differenzielle TDR- und Rückflussdämpfungs-Verhalten der drei Layouts. Das Verhalten für Layout_2 (blau) ist das Gleiche wie zuvor. Layout_4 zeigt nun ein etwas besseres TDR-Verhalten aufgrund der kleineren induktiven Diskontinuität. Deren Einfluss im Frequenzbereich ist weiter unverändert. Das TDR-Verhalten bei Layout_5 zeigt aufgrund der Anschlussdrähte eine fast doppelt so hohe induktive Spitze wie bei den anderen beiden Layouts. Der direkte Einfluss langer Bonddrähte auf eine schlechtere Rückflussdämpfung ist ebenfalls in Bild 6 dargestellt.

Zusammenfassung

Dieser Beitrag beschreibt Optimierungstechniken für eine relativ unflexible Gehäuselösung, wie sie für Signalaufbereitungs-ICs zum Einsatz kommt. Die Untersuchungen haben zwei wesentliche Diskontinuitätsbereiche in einem Wirebond-Gehäuse ausgemacht. Die besprochenen Techniken zur Optimierung des Gehäuse-Layouts eignen sich für Datenraten im 10-GBit/s-Bereich. Die Länge der Bonddrähte und deren negativer Einfluss auf die Rückflussdämpfung wurden ebenfalls aufgezeigt.

Jitesh Shah

ist Advanced Packaging Engineer bei IDT in San Jose, Kalifornien.

(lei)

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