Schaltungsentwicklung bei hohen Taktraten

Verflixte Verflechtung

Mikroprozessoren und RISK-Architekturen mit Taktraten jenseits von 800 MHz sowie eine immer steilflankigere Peripherie in CPU-basierenden Systemen, haben zu neuen Herausforderungen in der Schaltungsentwicklung geführt.

In sämtlichen Industriezweigen werden Entwickler von elektronischen Systemen plötzlich mit neuen und teilweise auch ungewöhnlichen Fragen konfrontiert:
Wie entwerfe ich ein System, das bei diesen hohen Taktraten zuverlässig arbeitet? Wie gewährleiste ich dabei die Signalintegrität? Wie handhabe ich tausende von Signalen und die dazugehörigen elektrischen Vorgaben? Diese Problematiken haben ihren Ursprung im fundamentalen Technologiesprung der letzten Jahre. Lange Zeit war das Funktionieren und die Geschwindkeit eines Systems nur von der Signalverzögerung auf dem Silizium abhängig. Die Verzögerungen, die durch die Leiterbahnen auftraten, spielten dabei eine untergeordnete Rolle. Dieser Umstand trifft bei den aktuellen steilflankigen und hochtaktigen Systemen nicht mehr zu. Während die Signallaufzeit auf dem Silizium heute im Bereich von Sub-Nanosekunden liegt, entscheidet somit die Länge der Leiterbahnzuführung auf der Leiterplatte oder eines MCMs über die Geschwindigkeit und vor allem auch über die Funktionsfähigkeit des Systems.
Dabei müssen beim Verlegen von Leiterbahnen auf der Leiterplatte zwei wichtige Faktoren berücksichtigt werden:
• Einhalten von zeitkritischen Vorgaben, wie zum Beispiel „Setup und Hold“-Zeiten, die Handhabung des kritischen Pfades oder die zeitliche Verschiebung eines Clock-Signals bei mehreren parallel zu taktenden Komponenten;
• Störungen der Signale, wie zum Beispiel Übersprechen, Reflektionen, Impedanzabweichungen – hervorgerufen durch eine Anzahl von elektrischen Einflüssen.

Traditionelle Methoden
Entwickler von elektronischen Systemen greifen, um diese Problematiken in den Griff zu bekommen, auf zwei verschiedene Methoden zurück. Die eine ist die sogenannte „Post-Layout“-Analyse, welche erst nach der Entflechtung der Leiterplatte eingesetzt wird. Diese Arbeitsweise zieht jedoch häufig viele zeitraubende Iterationen nach sich, bevor alle Konflikte gelöst sind.
Die andere Methode basiert auf dem Einsatz von komplexen geometrischen Richtlinien, welche auf eine bestimmte Technologie zurückgreift, deren Bestimmungsprozess in der Regel mehrere Monate dauern kann. Weil diese Richtlinien einen sehr konservativen Ansatz darstellen, tendieren Entwickler und Entflechter gleichermassen dazu, diese Regeln zu verletzen, was wiederum dazu führt, dass der Einsatz eines „Post-Layout“-Analyse-Werkzeuges unumgänglich wird. Bei tausenden kritischen Anschlüssen und Leitungen stellt dies keinen praktikablen Weg dar.

Synthese
Die modernste Lösung für die beschriebene Art von Problemen nennt sich „Interconnect Synthesis“. Diese Methode verwandelt die abstrakten Begriffe wie Zeitverhalten und Signalreinheit in eine implementierbare physikalische Repräsentation, die sich exakt an die elektrischen Vorgaben hält. Elektrische Vorgaben werden in ihrer eigentlichen Kenngröße ohne Umrechnung in geometrische Größen für die Bauteilplatzierung und Leiterführung verwendet. Während der Platzierung der Bauteile erhält der Anwender exakte Information über die Verbindungsdichte, Verletzungen der verbleibenden Signallaufzeit und Abstandsverletzungen. Im Synthesemodus wird in Echtzeit ermittelt, wie die Leiterbahnen unter Berücksichtigung des Zeitverhaltens, Reflektionen, maximalem Übersprechen sowie „Overshoot“ und „Undershoot“ verlegt werden wird. Die schnelle und akurate elektrische Analyse erlaubt es dem Anwender nicht nur Verletzungen der Signalintegrität in grafischer Form festzustellen, sondern auch „what if“ Analysen für die Leiterterminierung durchzuführen. Der Synthesemodus basiert auf einem strategisch und taktisch intelligent handelnden Router.
Mit der „Interconnect Synthesis“-Methode wird die Analyse des Laufzeitverhaltens und der Signalintegrität mitten in den Prozess des Platzierens und Routens gelegt. Sie vermeidet somit bei steigender Komplexität kostspielige Iterationen während des Entwicklungszyklusses aufgrund von Fehlern bei der Entflechtung.
„Interconnect Synthesis“ stellt eine mächtige Alternative zu den traditionellen „Post-Layout“-Analysemethoden dar, die an der immensen Anzahl kritischer Leitungen heutiger CPU-basierenden Entwicklungen scheitern.

Autor: Robert Huxel – Mentor Graphics
Mentor Graphics
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