Bild 1: Elektronische Schaltungen werden leistungsfähiger und auch kostengünstiger durch Chip-Stacking. Aber bei der Herstellung von solchen Stacks gibt es im Fertigungsprozess noch Verbesserungsmöglichkeiten – wenn man weiß, woran die Mängel liegen.

Bild 1: Elektronische Schaltungen werden leistungsfähiger und auch kostengünstiger durch Chip-Stacking. Aber bei der Herstellung von solchen Stacks gibt es im Fertigungsprozess noch Verbesserungsmöglichkeiten – wenn man weiß, woran die Mängel liegen.alle Bilder IMEC

Die Frage war, ob die Stacking- und Packaging-Prozesse beider Optionen in unterschiedlichen Yields resultieren, und auf welchen Prozessstufen diese Unterschiede entstehen. Die Ausbeute ist ein wichtiger Kostenfaktor. Deshalb beeinflusst jede Yield-Verbesserung die Profitabilität der Fertigung. Das Experiment bei Imec verweist auf zwei Beispiele als Auslöser für Yield-Loss. Beim 3D-Stacking tritt ein Verlust beim Bonden der beiden Chips per Thermokompression auf. Die Ursache liegt in der spezifischen Kräfteverteilung während der Kompression. Die Interposer-basierten Stacks hingegen zeigen einen bekannten Ausbeute-Verlust für den zweiten Chip, der nach dem ersten gebondet wird. Dies lässt sich durch einen Nickel-Bor-Capping-Layer auf den Interposer-Microbumps verhindern.

Test-Chips auf Basis der 65-nm-CMOS-Technik entwickelt

Das Imec-Forschungszentrum war bereits eines der ersten Institute, die die 3D-Option zur Leistungssteigerung der Chips untersucht und deren Weiterentwicklung in fertigungsgünstige und kosteneffektive Herstellungsprozesse vorangetrieben haben. Dazu verfügt das Zentrum über die entsprechende Forschung, Entwicklung und Prozesstechnik im eigenen Haus. Für die Untersuchung der Fertigungsausbeute beim IC-Stacking liegt der Vorteil in der Testmöglichkeit aller Optionen durch spezielle in-house-gefertigte Test-Chips. So wurden bei Imec mehrere 3D-Stacks gebaut, alle auf der Basis eines 65-nm-CMOS-Testchips, der als PTCQ (Package Test Chip Version Q) bezeichnet wird.

Das besondere Design des PTCQ-Testchips ermöglicht die Untersuchung der Ausbeute des Interconnect innerhalb des Stacks. In erster Linie gilt dies für die Microbump-Verbindungen zwischen zwei Chip-Layern. Doch auch die Package-Bumps gehen in die Untersuchung ein, also die Verbindungen des 3D-Stacks mit dem Gehäuse und der Außenwelt. Außerdem enthält der Testchip Heizelemente zum Testen des thermo-mechanischen Verhaltens der Stacks.

Der Test der Verbindungen zwischen den Stack-Layern geschieht über Loopback-Strukturen. Diese bestehen aus jeweils zwei auf dem Chip verbundenen Kontaktpunkten. Mit 832 solcher Loopback-Strukturen, die die gesamte Chipfläche überdecken, wird ein Abbild der funktionalen und der blockierten Loopback-Strukturen auf jeder Stufe des Prozesses generiert.

Der Aufbau der Testchips im Detail

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Getestet wurden die beiden gängigen Verfahren zum Chip-Stacking: 3D-Stacking und Interposer-basiertes Stacking. Beim ersten Verfahren sitzen die Dies direkt übereinander und bilden einen Turm von Chips. Beim zweiten werden sie nebeneinander auf der gemeinsamen Grundfläche des Interposer-Chips platziert (Bild 2).

Der Testchip wurde somit in zwei Versionen erstellt. Der eine fungiert als Top-Die im Stack, mit seinen Metall-Layern und Microbumps nach unten („face down“) gerichtet, zur Verbindung mit dem unteren Chip. Dieser PTCQ-Chip ist 200 µm dick und seine CuNiSn-Microbumps haben einen Durchmesser von 15 µm.

Die zweite Testchip-Version dient als unterer Chip im „3D-stacked-IC“-Aufbau. Auch hier liegt der metallische Layer auf der Unterseite, als Verbindung mit der Außenwelt über Cu-Pads mit 50 µm Durchmesser. Von der Rückseite her ist dieser Chip jedoch stark verdünnt auf 50 µm. Dabei treten die Enden der TSVs (through-silicon via) hervor, die über eingeätzte Öffnungen durch den Chip hindurchgehen und als Kontaktierung mit den übrigen Schaltungen des Chips fungieren. Die TSVs haben einen Durchmesser von nur 5 µm. Sie werden mit Kupfer-Microbumps mit 25 µm Durchmesser abgedeckt. Damit sind sie zur Verbindung mit den 15-µm-Microbumps des oberen Chips bereit.

Beim Interposer-basierten Stack wird diese zweite Version des PTCQ-Testchips durch den Interposer-Chip ersetzt. Der Interposer-Chip ist größer, da er mehrere Chips nebeneinander aufnimmt, und er ist simpler strukturiert, da er nur den TSV-Interconnect zwischen den Chips übernimmt und keine weiteren Transistoren benötigt.

Somit müssen in beiden Stack-Varianten die 15 µm-Microbumps des oberen Chips exakt auf die 25-µm-Bumps des unteren Chips mit ihrem 40-µm-Pitch ausgerichtet und anschließend gebondet werden. Das Bonden wird per Thermokompression ausgeführt. Die Bondkraft entspricht einem Druck von etwa 69 MPa auf den 37.000 Microbumps des Testchips. Die höchste dabei auftretende Temperatur liegt ist 270 °C, also 38 °C oberhalb des Schmelzpunktes von Zinn.

Beim 3D-Stacking werden nicht alle Microbumps verbunden

Mit diesen Testchips wurden die Fertigungsausbeuten der beiden 3D-Varianten untersucht. Die Untersuchung umfasste den gesamten Prozess der Fertigung der Stacks, mit besonderem Fokus auf den Prozessschritten, die für den 3D-Aspekt kritisch sind: Wafer-Thinning, Handling des dünnen Wafers, Einbringen der TSVs, Microbump-Verarbeitung, sowie dem eigentlichen Stacking und Packaging. Dabei wurde die Ausbeute auf den unterschiedlichen Stufen der Fertigung gemessen, als prozentualer Anteil der 3D-Chips, die korrekt funktionierten. Wenn sich dabei Unterschiede zeigten, wurden deren mögliche Ursachen untersucht. 

Das Stacking eines ersten Testchips auf dem Interposer resultierte in einer Ausbeute von nahezu 100 Prozent. Die Ausbeute beim Stapeln eines Testchips auf einem zweiten, verdünnten Testchip war geringfügig niedriger. Die Teststrukturen auf den Chips zeigten als Ursache eine gewisse Anzahl offener Loopback-Schaltungen an den Kanten und in den Ecken des Chip-on-Chip-Stacks.

Bild 3. Interposer-basierter IC und 3D-Stack vor dem Gehäuse-Einbau.

Bild 3. Interposer-basierter IC und 3D-Stack vor dem Gehäuse-Einbau.

Die Erklärung dafür liegt in den beiden unterschiedlichen Stacking-Prozessen. Erstens ist der verdünnte Testchip dünner (50 µm) als der Interposer (100 µm). Deshalb reagiert er flexibler auf den bei der Thermokompresson anliegenden Druck. Zweitens ist das Layout der Kupfer-Pads zur Verbindung der Stacks mit dem Gehäuse unterschiedlich. Bei der Thermokompression bilden diese Pads den einzigen Kontakt mit dem Tool. Sie übertragen die Bondkraft auf die Microbumps auf der anderen Seite des Chips. Dabei befinden sich jedoch einige der Microbumps, an den Ecken und Kanten des Die, außerhalb des Bereichs der größeren Kupfer-Pads. Somit sind sie einem geringeren Druck ausgesetzt, insbesondere bei dem dünneren, flexibleren Die. Das führt dazu, dass eine gewisse Anzahl von Microbumps im Chip-on-chip-Package nicht verbunden wird.

Ein zweiter Effekt, der die Ausbeute herabsetzt, war bereits bekannt: Das Stacking der beiden Die auf dem Interposer geschieht in zwei Phasen. Ohne zusätzliche Maßnahmen oxidieren die dem zweiten Die zugewandten Cu-Microbumps beim Stacking des ersten Die. Eine Lösung für dieses Problem ist die galvanische Abscheidung von NiB auf den Interposer-Microbumps vor dem Stacking. Im Verlauf des Tests haben wir den Unterschied in der Ausbeute zwischen dem ursprünglichen Prozess und einem mit NiB-Layer auf den Microbumps gemessen. Im ersten Fall zeigt sich ein substanzieller Verlust an Ausbeute, der sich mit dem NiB-Layer vollständig beheben lässt (Bild 3).

Kostentreibende Mängel finden und beseitigen

Die Fertigungsausbeute oder genauer gesagt die gesamte Ausbeute unter Einschluss aller Stacking-Prozessschritte, ist einer der wichtigsten Faktoren bei der Bestimmung der Herstellungskosten in der Mikroelektronik-Fertigung. Der Nachweis und die Beseitigung unerkannter Yield-Probleme in beiden Stacking-Methoden haben einen direkten Einfluss auf die Kosten und die Profitabilität der Fertigung. Die Untersuchung bei Imec zeigt, wie der Einsatz entsprechend ausgelegter Testchips den Vergleich unterschiedlicher Stacking-Prozesse ermöglicht, um bisher verborgene Ursachen für zu geringe Ausbeuten aufzudecken.