Probleme bei Chips für das IoT lassen sich mit den Möglichkeiten der Simulation erkennen. Während sich Analogfunktionen mit einer Mixed-Signal-Simulation auf Transistorebene verifizieren lassen, erfolgt die Überprüfung von Digitalfunktionen auf RTL- oder Gate-Level. Das Potenzial der Mixed-Signal-Verifikation lässt sich durch eine Erweiterung des Verifikationsprozesses um Methoden wie Verhaltensmodellierung, Power-aware Simulation, Assertion-basierte Verifikation und Simulation analoger Subsysteme ausschöpfen. Diese Methoden vereinfachen den Verifikationsaufwand und verbessern die Überprüfungsabdeckung der IoT-Chips.

Simulation für die Anbindung im Bereich IoT.

Simulation für die Anbindung im Bereich IoT. Mentor Graphics

Verhaltensmodellierung

Durch die Modellierung des analogen Verhaltens lassen sich die Verifikationszeit verkürzen und die funktionale Abdeckung von IoT-Entwicklungen verbessern. Analoge Verhaltensmodelle, die in Industriestandardsprachen wie Verilog-AMS und Systemverilog mit realen Zahlenmodellen geschrieben sind, repräsentieren unkritische Analogblöcke, mit denen sich Fehler zu einem frühen Zeitpunkt im Designzyklus aufspüren lassen. Eine Änderung der Abstraktionsebene eines Designblocks führt zu einem Kompromiss zwischen Genauigkeit und Leistungsfähigkeit (Bild 1).

Eine Spezifikation von Designblöcken auf verschiedenen Abstraktionsebenen in einer vorgegebenen Simulation bedeutet, dass das Team nur wichtige Designblöcke auf Transistorebene verifiziert und die restlichen Blöcke auf einer höheren Ebene abstrahiert. Dies verringert die Zahl der Transistoren bei der Simulation des gesamten Chips, was wiederum die Simulationsleistung verbessert und die erforderliche Genauigkeit für die anvisierten Blöcke liefert. Verifikationsteams können dann sogar den gesamten Chip simulieren, bevor die Transistor-Level-Netzliste für die verbleibenden Analog-/Digitalblöcke fertiggestellt ist.

Bild 1. Die Abstraktionsebene wägt zwischen Genauigkeit und Leistungsfähigkeit ab.

Bild 1. Die Abstraktionsebene wägt zwischen Genauigkeit und Leistungsfähigkeit ab. Mentor Graphics

Durch die verringerte Anzahl an Transistoren können Verifikationsingenieure die Kapazitätseinschränkungen des Simulators beseitigen und infolgedessen viel mehr Grenzfälle oder Betriebsbedingungen zur gründlichen Überprüfung eines Analogblocks simulieren. Beispielsweise kann es sinnvoll sein, den gesamten Temperatur- oder Spannungsversorgungsbereich zu verifizieren, anstatt nur eine Simulation am Nominalwert der Gerätespezifikationen durchzuführen.

Eine typische Methode zur Entwicklung einer Verifikationsstrategie mit Verhaltensmodellierung beginnt mit einer rein digitalen Simulation mit Digitalblöcken auf RTL und Analogblöcken in realen Zahlenmodellen.
Da das Design voranschreitet und Implementierungen von Analogfunktionen auf Transistorebene zur Verfügung stehen, lassen sich die realen Zahlenmodelle nach und nach durch Implementierungen auf Transistorebene ersetzen. Der Place-&-Route-Flow stellt abschließend die synthetisierten Darstellungen der Digitalfunktionen auf Transistorebene zur Verfügung. Daher lassen sich im letzten Schritt die RTL-Modelle durch die Transistor-Level-Modelle ersetzen.

Simulation im Hinblick auf die Leistungsaufnahme

Bild 2. Musterdesign mit mehreren Stromversorgungszuständen.

Bild 2. Musterdesign mit mehreren Stromversorgungszuständen. Mentor Graphics

Eine geringe Leistungsaufnahme ist insbesondere für IoT-Edge-Devices, die längere Zeit eingeschaltet bleiben müssen, von großer Bedeutung. Um die Stromversorgungsspezifikationen zu erfüllen, verfügen Mixed-Signal-IoT-Chips normalerweise über Stromerzeugungs- und Management-Blöcke. Dabei handelt es sich um kontrollierte Spannungsregler beziehungsweise Spannungsregler und Leistungsschalter. Der IEEE-Standard 1801 Unified Power Format (UPF) spezifiziert den Leistungsanteil innerhalb des Verifikationsflusses und stellt damit sicher, dass das Power-Management-System die Funktionalität des Chips nicht beeinträchtigt und die verschiedenen Leistungsbereiche sich entsprechend ein- und ausschalten (Bild 2).

Die Einbeziehung der Analogmodelle in eine Mixed-Signal-Simulation erhöht die Verifikationsabdeckung des Designs und verifiziert, ob das Stromverteilungsnetz und die Power-State-Übergänge den funktionalen Spezifikationen entsprechen.

Mithilfe von UPF, RTL und der SPICE-Netzliste kann das Team die Verifikation frühzeitig abschließen, ohne auf die Gate-Level-Implementierung warten zu müssen. Diese Methode erzielt eine schnellere Verifikation sowie eine höhere Genauigkeit für die Analogblöcke und ermöglicht die Verifikation der Stromversorgungsarchitektur, der Stromversorgungszustände und der Übergänge. Zudem gewährleistet sie die genaue Verhaltenssimulation der Spannungsreglerausgänge, die mit dem Stromversorgungsnetzwerk und den Analogblöcken verbunden sind.

Eckdaten

Zur Simulation von IoT-Chips mit analogen und digitalen Funktionen können Entwickler auf die AFS-Plattform (Analog Fast-SPICE) von Mentor Graphics zurückgreifen. Die Plattform befindet sich bei zahlreichen Unternehmen für Schaltungsverifikationen im Einsatz. Der Mixed-Signal-Simulator Questa ADMS gibt Entwicklern eine Umgebung zur Verifikation komplexer SoC-Designs an die Hand.

Assertion-basierte Verifikation

Assertion-basierte Verifikation erfasst die spezifische Designabsicht und verifiziert, ob das Design diese korrekt implementiert. Assertions spezifizieren an einem bestimmten Punkt der Simulation das zu erwartende Verhalten und definieren die funktionale Abdeckung. Zwar ist Assertion-basierte Verifikation bei digitalen Designs üblich, jedoch sollte das Verifikationsteam die Leistung beim Einsatz von Assertions innerhalb einer Mixed-Signal-Simulation berücksichtigen, indem es Analog-Assertions in einer Standardsprache wie Systemverilog Assertion (SVA) schreibt.

Systemverilog unterstützt eine als „SV Bind“ bezeichnete Funktion, die SVA in einem separaten Container kapselt und mit jedem anderen Modul im Design verbindet. Dies unterstützt die Wiederverwendung von Assertions während des Verifikationszyklus.

Simulation analoger Subsysteme

Zusätzlich zur Überprüfung der Connectivity und Funktionalität auf oberster Ebene ist zu verifizieren, ob die analogen Subsysteme (Bild 3) nicht den digitalen Zustand „stören“ und zu Fehlern im Chip führen. Für eine beschleunigte Simulation sorgen Mixed-Signal-Simulationen mit analoger Genauigkeit.

Bild 3. Verifikation eines analogen Subsystems.

Bild 3. Verifikation eines analogen Subsystems. Mentor Graphics

Mixed-Signal-Simulationen überprüfen jedoch nur das funktionale Verhalten der Analogblöcke. Zudem fehlt die Ausführung mehrerer Szenarien, bei denen das analoge Subsystem, obwohl funktionsfähig, Verhaltensweisen höherer Ordnung zeigt, die die digitale Steuerung in einen inkorrekten Zustand versetzen. Dieser beeinträchtigt die Gesamtfunktionalität des Chips. Die Folge ist, dass eine wachsende Zahl von Mixed-Signal-Flows nun Simulationen des „kritischen Pfades“ erfordert, bei denen das Verifikationsteam das analoge Subsystem auf Transistorebene mit Genauigkeitsgraden simuliert, die höher sind als bei Standard-SPICE.

Um unterschiedliche Anforderungen der Anwender zu erfüllen, bietet Mentor Graphics zwei Plattformen an, die eine vollständige Analog-/Mixed-Signal-Lösung darstellen. Die Mixed-Signal-Simulator-Plattform „Analog Fast-SPICE“ erzielt eine bessere Genauigkeit als Standard-SPICE und simuliert kritische Pfade am schnellsten. Für Anwender der Simulationsplattform Questa bietet Mentor Graphics Questa ADMS an, der auf der funktionalen Verifikationsplattform Questa und dem SPICE-Simulator Eldo basiert.

Um die unterschiedlichen Anforderungen von digital- und analogorientierten Verifikationsteams zu erfüllen, unterstützen AFS AMS und Questa ADMS den Einsatz von Digital-on-Top- und Analog-on-Top-Modellen.