Das Ziel besteht darin, die für diese neue Art von Design erforderliche Funktionalität zu entwickeln und zu integrieren. Aus dieser Zusammenarbeit resultiert das Tapeout eines Testchips von TSMCs erstem heterogenen Chip-on-Wafer-on-Substrate (CoWoS) Prüfmusters. Die 3D-IC-Technologie von Cadence ermöglicht ein Multi-Chip-Co-Design mit digitalen, analogen und Gehäuse-Komponenten, wobei TSVs (Through-Silicon Vias) sowohl auf den Chips als auch auf dem Halbleiterträger möglich sind. Darüber hinaus werden Micro-Bump-Alignment, Platzierung, Routing und Design-for-Test unterstützt. Die Technologie von Cadence beinhaltet zudem wichtige 3D-IC-Design-IP, wie einen Wide-IO-Controller und PHY zur Unterstützung von Wide-IO-Memory. Die Prüfmuster wurden mit dem Cadence Encounter RTL-to-GDSII-Flow, dem Virtuoso Custom/Analog Flow und der Allegro-System-in-Package- Lösung erstellt.