Die Versaclock-5-Chips werden im kompakten 4 x 4 mm² großen 24-Pin-VFQFPN-Gehäuse geliefert.IDT
Smartphones, internetfähige Fernseher, Kameras und Drucker, Mobilfunk-Basisstationen, Telekommunikations-Linecards, Rundfunk-Ausrüstung und bildgebende Systeme in der Medizintechnik: All diese leistungsfähigen Geräte bestehen aus mehreren Prozessoren, FPGAs und Speicher, außerdem Netzwerkprozessoren und PHYs (Physical-Layer-Einrichtungen) für eine schnelle Datenanbindung über verschiedene Protokolle. Solche Systeme brauchen eine komplexe Timing-Architektur mit mehreren Referenztakten, die die verschiedenen Bausteine koordinieren. Dabei müssen sie die Taktfrequenz, Spannung und Jitter-Spezifikation der jeweiligen Schnittstellen einhalten, etwa PCI Express, Gigabit- oder 10-Gigabit-Ethernet, USB 3.0 und andere.
Entwickler müssen mehrere diskrete Taktsignale vorhalten, um die Timing-Anforderungen aller Bausteine im System zu erfüllen. Die resultierende Timing-Architektur kann dann mehrere Quarz-Oszillatoren, Taktgeneratoren und Multiplexer enthalten, die eine große Fläche auf der Platine belegen und erheblich zu den Stückkosten beitragen. Auch die Gemeinkosten beim Einkauf und Beschaffungsrisiken nehmen bei einer größeren Anzahl an Bauteilen zu.
Auf einen Blick
Moderne leistungsfähige Designs bestehen aus vielen verschiedenen Prozessoren und Schnittstellen, die jeweils ihre eigenen Anforderungen an die Taktversorgung stellen. Statt nun für jeden Baustein einen eigenen Quarz und Timing-Baustein zu integrieren, bietet es sich an, eine Timing-Architektur mit integrierten Bausteinen wie dem Versaclock 5 von IDT einzusetzen. Der IC liefert vier unabhängige Takte aus einem einzelnen Quarz und unterstützt spezielle Stromspar-Methoden.
Hinzu kommt, dass einige Anwendungen zusätzliche Taktreferenzen mit Frequenz-Spielraum erfordern, um etwas oberhalb oder unterhalb der Nennfrequenz zu arbeiten. Dies ermöglicht Tests, um die Auswirkungen einer temperatur- oder altersbedingten Frequenzdrift sowie die erreichbare Systembandbreite zu untersuchen. Jedes zusätzliche Timing-Netzwerk erhöht die Anforderungen an die Entwickler, die Größe und Kosten sowie den Beschaffungs- und Montageaufwand für das System.
Taktquellen zusammenlegen
Um die Timing-Architekturen weniger komplex, kleiner und kostengünstiger auszulegen, gibt es inzwischen integrierte Takt-ICs: Sie bieten mehrere programmierbare Taktquellen und erfüllen die strengen Jitter-Spezifikationen. Die Serie Versaclock 5 von IDT besteht aus vollständig programmierbaren Takt-ICs mit mehreren Ausgängen. Die Bausteine werden im kompakten 4 x 4 mm² großen 24-Pin-VFQFPN-Gehäuse (Very-thin Fine-pitch Quad Flat Pack) geliefert.
Diese neue Generation von Takt-ICs unterscheidet sich von den Integer-N-PLL-Bausteinen (Phase-Locked Loop): auch diese liefern mehrere Ausgangstakte, allerdings nur bei ganzzahligen Vielfachen des Referenztakts am Eingang. Ein Versaclock-5-Takt-IC erzeugt Ausgangstakte mit beliebigen Vielfachen der Eingangsfrequenz, und mit einem Bruchteiler am Ausgang sind die Bausteine auch nicht auf ganzzahlige Vielfache beschränkt. Jeder Taktkanal lässt sich unabhängig als Dual-LVCMOS- oder LVPECL- oder LVDS-Ausgang konfigurieren oder für das HCSL-Protokoll (Host Clock Signal Level), wie es für PCI-Express-Karten spezifiziert ist. Die Flexibilität, Taktausgänge unabhängig für diese jeweiligen Spezifikationen zu konfigurieren, erübrigt in zahlreichen Anwendungen diskrete Pegelübersetzungs-ICs.
Bild 1: Programmierbare Bruchteil-Ausgangsteiler erzeugen mehrere Ausgangstakte aus einem einzigen Referenztakt.IDT
Versaclock 5
Der erste Baustein dieser Serie enthält eine PLL und vier Bruchteil-Ausgangsteiler (FODs; Fractional Output Dividers), die vier Paare von Taktausgängen erzeugen (Bild 1). Damit lassen sich vier differenzielle oder acht Single-Ended-Ausgänge realisieren, die sich individuell für jede Frequenz von 5 bis 350 MHz konfigurieren lassen. Dieser Frequenzbereich umfasst die Taktanforderungen (Bild 2) für neueste Highspeed-Interconnect-Spezifikationen wie Gigabit-Ethernet (125 MHz), 10-Gigabit Ethernet (156,25 MHz) und PCI Express (100 / 120 MHz). Andere Standards wie Fibre Channel (106,25 MHz), XAUI (125 MHz) und SONET OC-48 (155,52 MHz) kann der Baustein ebenfalls unterstützen.
Bild 2: Ein einziger Takt-IC kann Timing-Referenzen für verschiedene Highspeed-Datenanbindungen erzeugen.IDT
Da der Versaclock-Chip nur einen Quarz-Oszillator als Referenz benötigt, verringert er die Zahl der einzelnen Quarze erheblich und erfüllt trotzdem alle Timing-Anforderungen des Systems. Damit sinken nicht nur die Bauteilkosten und der Platzbedarf auf der Platine, sondern auch das Design vereinfacht sich hinsichtlich der elektromagnetischen Verträglichkeit (EMV), da mehrere HF-Quellen entfallen. Hinzu kommt, dass ein Pin des Versaclock-ICs für eine gepufferte Version der Referenzquelle ausgelegt ist. Damit erübrigt sich in bestimmten Anwendungen ein weiterer Quarz.
Die Versaclock-5-Serie unterstützt zudem Techniken für ein stromsparendes Design, um die Leistungsaufnahme des Cores auf weniger als 100 mW (ein Ausgang) bis 300 mW (mit allen Ausgängen in Betrieb) zu senken. Dieser Wert ist wesentlich geringer als bei anderen Mehrkanal-Takt-ICs. Damit vereinfachen sich auch das Stromversorgungsdesign und die thermischen Randbedingungen, die Batterielebensdauer steigt.
Jitter minimieren
Die Jitter-Performance programmierbarer Takt-ICs verbessert sich von Generation zu Generation. Das ist auch nötig, da neue Hochgeschwindigkeits-Datenanbindungsstandards auch höhere Anforderungen stellen. Versaclock-5-Bausteine weisen einen effektiven Phasenjitter von weniger als 0,7 ps über den gesamten Integrationsbereich von 12 kHz bis 20 MHz auf.
Schnelle Datenanbindung wie 1G- oder 10G-Ethernet und PCI Express Gen 3 legen ein maximales Jitter-Budget fest, das alle Jitter-Quellen mit berücksichtigt. Dazu zählt nicht nur der Takt, sondern auch der Sender sowie die Auswirkungen der Anschlüsse und Leiterbahnen. Das effektive Jitter-Budget für eine 10G-Ethernet-Verbindung kann bis hinab auf 1,55 ps (10G BASE-R) reichen, während PCI Express Gen 3 ein Budget von 3 ps vorgibt. Die Minimierung des effektiven Jitters, den die Taktquelle beisteuert, bietet dem Entwickler mehr Spielraum, um das Link-Jitter-Budget zu erfüllen, wenn er andere Jitter-Beiträge mit berücksichtigen muss. Mit weniger als 0,7 ps effektivem Phasenjitter sorgt die Versaclock-Technologie für einen großen Jitter-Spielraum bei diesen Anbindungen sowie bei SONET, Fibre Channel und XAUI.
Konfiguration
Für die Konfiguration und In-System-Programmierung besitzt der Versaclock-IC vier OTP-Speicherbänke (One-Time Programmable). Der Anwender kann den OTP-Speicher über IDTs Timing-Commander-Software frei programmieren.
Bild 3: Das Anpassungsmodul der Timing-Commander-Software Versaclock-5 ermöglicht die einfache Konfiguration über eine schematische Darstellung oder über Ansichten zum Setzen von Bits oder Registern.IDT
Der Windows-basierte Timing Commander unterstützt produktspezifische Anpassungsdateien, die die Konfiguration des Versaclock-5-ICs vereinfachen (Bild 3). Eine schematische Ansicht und eine Ansicht zum Setzen einzelner Bits steht zur Verfügung, mit der sich die Eingangs- und Ausgangsfrequenzen einfach einstellen lassen. Eine Register-Ansicht steht ebenfalls bereit, um auch einzelne Register-Bit-Einstellungen anzupassen. Ruht der Mauszeiger über einer bestimmten Einstellung oder einem Funktionsblock, dann zeigt die Software detaillierte Informationen und Designtipps, die einen Blick ins Datenblatt erübrigen. Timing Commander überprüft auch die gewählten Einstellungen und informiert den Nutzer, sobald Probleme auftreten, zum Beispiel bei unzulässigen oder inkompatiblen Einstellungen.
Vier Einstellungen
Alternativ lassen sich die Versaclock-ICs auch ab Werk vorprogrammieren und als fertige Bauteile zum Auflöten auf die Platine liefern. Der Baustein arbeitet beim Einschalten dann wie zuvor spezifiziert.
Über die vier OTP-Bänke lassen sich verschiedene Konfigurationen speichern. Entwickler können somit einen Baustein in mehreren Projekten einsetzen, was die Beschaffung und Lagerhaltung vereinfacht. Die Möglichkeit, bis zu vier Konfigurationen zu speichern deckt auch Anwendungen ab, die einen Frequenz-Spielraum benötigen. Bis zu drei programmierbare Sub-Konfigurationen lassen sich anlegen – zusätzlich zu den Soll-Einstellungen. Damit sind Spielraumtests möglich, um so das Worst-Case-Systemverhalten ohne zusätzliche Schaltkreise zu überprüfen. Die gewünschte Konfiguration wird über die I2C-Schnittstelle des Bausteins ausgewählt. Der interne OTP-Speicher ist ebenfalls über die I2C-Schnittstelle im System programmierbar. Dies erübrigt eine Vorab-Programmierung über externe Programmer.
Einer für alle
Die neueste Generation voll programmierbarer Takt-ICs mit mehreren Ausgängen vereinfacht das Design von Timing-Architekturen, spart Platz auf der Platine und senkt den Beschaffungsaufwand. Die sorgfältige Auswahl von Takt-ICs mit höchster Leistungsfähigkeit spart Strom und erhöht den Jitter-Spielraum beim Design neuer Hochgeschwindigkeits-Datenschnittstellen.
Baljit Chandhoke
(lei)
