Wie integrierte Taktgeber Fehlerquellen in komplexen Taktbaum-Designs reduzieren

Mit dem Schwerpunkt auf mehr Sicherheit im Fahrzeug und ein verbessertes Fahrerlebnis setzen Automobilhersteller heute auf neue Netzwerke, ADAS und automatisierte Fahrsysteme, die mit fortschrittlichen Prozessoren, FPGAs, GPUs und Ethernet-Switches/PHYs ausgestattet sind. Silicon Labs

Die neue Generation von ICs und Datenanbindungslösungen für den Automotive-Bereich trägt zu erheblich verbesserten Systemfähigkeiten, Funktionen und Preis-Leistungsverhältnissen bei, stellt Entwickler aber auch vor neue Herausforderungen hinsichtlich der Designkomplexität.

Eine dieser Herausforderungen ist, den wachsenden Bedarf an hochpräzisen, jitterarmen Referenztakten für Highspeed-SerDes in Prozessoren, FPGAs, Switch-SoCs, Ethernet-PHYs, USB-PHYs und PCIe-Express-Gen3/4-Endpunkten abzudecken, die in den Automotive-Bereichen Netzwerk-Gateway, Infotainment, digitales Cockpit, ADAS, Lidar und automatisierte Antriebssteuerungen zum Einsatz kommen. In diesen neuen und sich weiterentwickelnden Anwendungen nimmt die Anzahl der benötigten, präzisen Referenztakte stetig zu und erfordert eine Kombination aus Single-Ended- und differenziellen Taktformaten mit unterschiedlichen Frequenzen und einem effektiven Phasenjitter von nur 300 fs.

Integrierte Taktgeber statt immer mehr Quarze

In der Vergangenheit wurden für Automotive-Designs Prozessoren und Mikrocontroller mit geringerer Bandbreite verwendet, für die nur eine oder zwei Single-Ended-Referenztaktfrequenzen bei jedem Board-Design erforderlich waren. Diese Timing-Anforderungen zu erfüllen war unkompliziert, da lediglich ein oder zwei Quarze oder Oszillatoren zum Einsatz kamen. Da die Zahl der Referenztakte in heutigen Automotive-Designs weiter zunimmt, war es bisher der einfachste Weg, die Timing-Anforderungen einfach durch das Hinzufügen von mehr Quarzen oder Oszillatoren zu erfüllen. Eine höhere Anzahl an Quarz-Bauelementen birgt jedoch Nachteile und Einschränkungen. Quarze und Oszillatoren erhöhen den Platzbedarf und die Kosten der Leiterplatte und sind von Natur aus anfällig für Stoß- und Vibrationseinwirkungen mit hohen FIT-Raten (Failure-in-Time). Eine höhere Zahl von Quarzen und Oszillatoren erhöht also die Anzahl von Fehlerstellen in einem Design und stellt langfristig ein Zuverlässigkeitsrisiko dar.

Seit vielen Jahren kommen in den Bereichen Kommunikationstechnik, Computer, Industrie- und Consumer-Elektronik integrierte Taktgeneratoren (ICs) auf Siliziumbasis anstelle von Quarzen und Oszillatoren zum Einsatz, um die präzisen Referenztakt-Timing-Anforderungen zu erfüllen. Präzise Referenztaktgeber mit geringem Jitter sind in Hochgeschwindigkeitsdesigns von entscheidender Bedeutung, um einen ordnungsgemäßen Betrieb sicherzustellen und die Bitfehlerraten zu minimieren. Mit zunehmender Prozessorgeschwindigkeit und SerDes-Bandbreite wird es schwieriger, die Jitter-Anforderungen an den Referenztakt zu erfüllen. Die neueste Generation von Automotive-Netzwerk-Gateways, ADAS-Sensoren und Plattformen für autonomes Fahren verwendet Prozessoren mit hoher Bandbreite, FPGAs, 1G/10GbE-Datenanbindung und PCI-Express-Gen3/4/5-Datenbusse, die differenzielle Taktgeber mit weniger als 500 fs effektivem Phasenjitter erfordern. Taktgeneratoren können die Funktion von bis zu acht Quarzen oder Oszillatoren in einem einzigen IC zusammenfassen und bieten eine sehr gute effektive Phasenjitterleistung (<300 fs_eff) an den Taktausgängen sowie zahlreiche zusätzliche Funktionen und Vorteile, die das Design des Systemreferenztakts vereinfachen.

Weniger Fehler und geringere Gesamtkosten durch integrierte Taktgeber

Richtlinien für das anwendungsspezifische Design des Taktbaumes. Silicon Labs

Die Zusammenfassung der in einem Systemdesign benötigten Referenztakte vereinfacht die Auswahl und Definition einer optimalen Timing-Lösung. Eine Reihe von Referenztakten wird häufig als „Taktbaum“ bezeichnet. Dieser enthält die Eingangsreferenzfrequenzen, die an den Endpunkten benötigten Ausgangstaktfrequenzen, die Taktausgabeformate und den maximalen Jitter-Leistungspegel für jeden Referenztakt, der von jedem Endpunkt-Gerätehersteller angegeben wird.

Zusätzlich zu den neuen Automotive-Prozessoren, FPGAs, Datenanbindungs- und Datenbus-ICs sind jetzt auch AEC-Q100-qualifizierte Timing-ICs erhältlich, um die wachsende Komplexität des Taktbaum-Designs in Automotive-Anwendungen zu vereinfachen. Durch die Konsolidierung von Referenztakten in einem integrierten Taktgenerator können Entwickler Fehlerquellen reduzieren, die Systemzuverlässigkeit erhöhen und erhebliche Vorteile bei der Jitterleistung und Frequenzflexibilität erzielen. Weitere Vorteile sind eine Reduzierung der Platinenfläche und geringere Gesamtkosten gegenüber herkömmlichen Taktsystemen auf Quarzbasis.

ASIL im Timing-Bereich erreichen

Die aktuellste Generation AEC-Q100-qualifizierter Taktgeneratoren erzeugt nicht nur gebrochene und ganzzahlige Ausgangsfrequenzen mit demselben Baustein, sondern bietet auch zahlreiche neue Funktionen, die dazu beitragen, das Timing-Design im Automotive-Bereich zu vereinfachen – vor allem wenn herkömmliche Quarze oder Oszillatorlösungen nicht verfügbar sind.

Mit der Einführung der Anforderungen nach ISO26262 und ASIL steht die Sicherheit weiterhin im Vordergrund aller Automotive-Designs. Diese Anforderungen bringen auch neue Design-Herausforderungen mit sich. Entwickler können die geforderte Sicherheitsstufe im Timing-Bereich eines Designs erreichen, indem sie Taktgeneratoren mit redundanten Primär- und Backup-Referenzeingängen, Funktionen zur Überwachung des ordnungsgemäßen Betriebs und Fehlererkennungsindikatoren verwenden, die direkt mit einem Sicherheitsmanagement-IC kommunizieren.

Positive CISPR25-Testergebnisse

Bisher zögerten Entwickler im Automotive-Bereich, Taktgeneratoren einzusetzen, da mögliche Störemissionen die CISPR25-Grenzwerte der Klassen 4 oder 5 verfehlen könnten. Das Spreizspektrum war eine übliche Lösung, um Störungen zu verringern – aber es gibt nur eine begrenzte Anzahl von Frequenzen und Endpunkten, die einen Referenztakt mit aktivem Spreizspektrum tolerieren. Jüngste Studien und CISPR25-Tests von Silicon Labs haben gezeigt, dass komplementäre LVCMOS-Ausgangstreiber zur Erzeugung von Single-Ended-Takten zusammen mit neuen Layout-Richtlinien und -Praktiken die Taktstörungen minimieren und positive CISPR25-Testergebnisse der Klassen 4 und 5 liefern.

Die aktuellste Generation AEC-Q100-qualifizierter Taktgeneratoren ist ebenfalls programmierbar und bietet die Möglichkeit, eine Lösung innerhalb weniger Minuten vollständig an einen bestimmten Satz von Taktbaumanforderungen anzupassen, anstatt auf die Entwicklung eines kundenspezifischen Bausteins zu warten. Sind während der Produktentwicklung Änderungen erforderlich, lassen sich diese nun über benutzerfreundliche Software oder direkt im System über einen I²C-Anschluss einfach vornehmen.

Zusammenfassung

Mit dem Schwerpunkt auf mehr Sicherheit im Fahrzeug und ein verbessertes Fahrerlebnis setzen Automobilhersteller heute auf neue Netzwerke, ADAS und automatisierte Fahrsysteme, die mit fortschrittlichen Prozessoren, FPGAs, GPUs und Ethernet-Switches/PHYs ausgestattet sind. Die Einführung dieser neuen Plattformen mit höherer Bandbreite erhöht die Komplexität des Designs und den Bedarf an hochpräzisen, jitterarmen Single-Ended- und differentiellen Referenztakten. AEC-Q100-konforme Taktgeneratoren für den Automotive-Bereich bieten eine integrierte, hochleistungsfähige Lösung, mit der sich ganze Taktbäume in einem einzigen IC zusammenfassen lassen. Im Gegensatz zu herkömmlichen Quarz- und Oszillatorlösungen erhöht sich damit die Zuverlässigkeit und die Systemkosten sinken.

(na)