Xilinx stellt seine Entwicklungssoftware ISE Design Suite 12 vor. Wichtigstes neues Feature ist die intelligente Clock-Gating-Technik, die die dynamische Verlustleistung um 30 Prozent reduzieren kann. Das Tool erkennt automatisch, ob sich der Zustand von Registern auf das Ergebnis einer Berechnung auswirken kann. Wenn nein, schaltet Clock-Gating das Clock-Enable-Signal (CE) für dieses Register ab. Damit entfallen die Verluste, die im Schaltkreis andernfalls auftreten. Für diese zusätzliche Funktion sind kaum weitere Logikschaltungen nötig, da das Signal in vielen Fällen bereits vorhanden ist. „Im Durchschnitt wächst die Komplexität der Logik nur um zwei Prozent,“ erklärt Giles Peckham, EMEA Marketing Manager bei Xilinx in Weybridge Surrey, England.
Die Werkzeug-Suite bietet auch Vorteile für die Timing-getriebene Designoptimierung, Unterstützung von AMBA-4-AXI4-kompatibler IP für ein Plug-&-Play-Design und beinhaltet einen intuitiven Design­ab­lauf mit partiellen Rekonfigurationsfunktionen der 4. Generation. Letzteres erlaubt es den Entwicklern, die Systemkosten und den Leistungsverbrauch deutlich zu senken, da Applikationen damit in den kleinstmöglichen Baustein passen: Selten verwendete Funktionen lädt der Baustein erst nach, wenn er sie wirklich benötigt. Auch Anwendungen wie Software-defined-Radio profitieren, da sie nur die in einem Setup tatsächlich nötigen Protokolle in das FPGA laden. Die ISE sorgt dafür, dass der Entwickler trotzdem in seiner Umgebung alle Funktionen integrieren und testen kann.