In Applikationen, die zum Beispiel eine Leitungsimpedanz von unter 50 Ω und geringes Signal-Übersprechen verlangen, muss der ASIC-Entwickler die Signale in einer Streifenleitung (Stripline) routen. Beim Stripline-Routing sollten die Chip-Bumps so angeordnet sein, dass sich im Stripline-Modus eine optimale Leitungsführung vom Chip weg ergibt. Die Anordnung der I/O-Bumps auf dem Chip muss also je nach Leistungsanforderung vorrangig erfolgen: weniger kritische Signale können als Microstrip abgeführt werden, kritische Signale als Stripline.
Auf einen Blick
In HF-Anwendungen ist die Impedanz einer Leitung entscheidend. Das muss auch der Chip-Entwickler berücksichtigen. IDT rechnet anhand einer Flip-Chip-Lösung durch, welche Leiterbahnen und vor allem welches Floorplanning für die I/Os sinnvoll sind.
Schlechtes Floorplanning zwingt abgehende kritische Signale in einen weniger wünschenswerten Modus, was die Signal-Performance beeinträchtigt und/oder verlangt, dass das Gehäuse mehr Substratebenen benötigt als erforderlich. Dies erhöht die Fertigungskosten. Dieser Beitrag beschreibt die Auswirkungen eines suboptimalen Floorplannings und führt Techniken auf, um Performance-Einbußen und die Zahl der erforderlichen Substratschichten zu verringern.
Sequencial-Build-up-Verfahren
Die meisten Bausteine mit Flip-Chip-Anschlüssen finden sich in einem Gehäusesubstrat, das in SBU-Technik ausgeführt ist. Dabei wird ein einzelner Core in einem herkömmlichen Substrat-Herstellungsverfahren mit Schaltkreisen belegt. Das Verfahren dient dann zum Aufbau weiterer kompakterer Schaltkreisebenen. Dielektrische Schichten werden flüssig oder als Trockenfilm symmetrisch auf der Ober- und Unterseite des Cores aufgebracht und ausgehärtet, was mechanische Ebenheit durch ausgeglichene Belastungen garantiert. Vias werden durch Laserbohren in die aufgetragenen dielektrischen Schichten eingebracht, um die Schaltkreise zwischen den Ebenen miteinander zu verbinden.
Bild 1: Beim Sequencial-Build-Up-Verfahren (SBU) werden Dielektrikum und Leiterbahnen Schritt für Schritt aufeinander geschichtet, um die Signale des oben liegenden Dies nach außen zu führen.IDT
Die Schaltkreise werden über einen semi-additiven Prozess in jede Ebene eingebracht. Dieses sequenzielle Hinzufügen von Dielektrikum und Metallebenen ermöglicht das Routen von Leiterbahnen mit wesentlich kleineren Geometrien (bis zu 12 µm Leiterbahnbreite). Mit herkömmlichen Ätzverfahren wäre dies nicht möglich. Bild 1 zeigt den Querschnitt eines SBU-Aufbaus.
Optimales HF-Signal-Routing
Eine niedrige Anschlussimpedanz und geringes Übersprechen sind entscheidend für optimale Signalintegrität in Hochfrequenz-Anwendungen. Soll das System in einer 50-Ω-Umgebung arbeiten, muss jeder Teil des Transceiver-Kanals diesen Impedanzwert erfüllen. Jegliche Änderung entlang des Signalpfads verursacht unnötige Reflexionen, was zu Datenverlusten und je nach Schwere der Impedanzänderung sogar zum kompletten Systemausfall führen kann.
Setzt man eine verlustfreie Umgebung voraus, ist die Anschlussimpedanz das Verhältnis aus Induktivität und Kapazität der Gesamtstruktur. Die Induktivität wird durch die Schleife aus Signal- und Rückführungspfad geregelt. Die Kapazität hängt meist von der Leiterbahnbreite, dem Abstand zum Rückführungspfad und der dielektrischen Konstante des Füllmaterials zwischen der Leiterbahn und deren Rückführungspfad ab. Je breiter die Leiterbahn, desto höher ist deren Kapazität und desto niedriger ist deren Impedanz und umgekehrt.
Wie lässt sich also eine 50-Ω-Leiterbahn in einem SBU-Flip-Chip-Substrat erzeugen, wenn im Microstrip-Format (äußerste Schichten) geroutet wird? Die Antwort: eine Leiterbahnbreite von 60 µm ist nötig. Das Routen von Leiterbahnen mit dieser Breite erhöht nicht nur die Substratfläche, um eine effiziente Signalableitung von Bausteinen mit einer hohen Anzahl an I/Os zu ermöglichen, sondern führt auch zu enger gerouteten Signalleitungen, was das Übersprechen erhöht.
Was passiert, wenn eine Anwendung eine Impedanz von 30 Ω vorschreibt? Es ist nahezu unmöglich, diese niedrige Impedanz mit realistischen Leiterbahnbreiten zu routen. In einer Microstrip-Umgebung findet sich die Leiterbahnkapazität nur auf einer Seite der Leiterbahn und hängt vollständig von der Breite dieser Leiterbahn ab.
Stripline als Lösung
Die Integration der Leiterbahn in das Substrat und das Routen im Stripline-Modus löst das Problem, da eine Stripline-Umgebung die Rückführungspfad-Ebenen auf beiden Leiterbahnseiten nutzt. Damit verdoppelt sich die kapazitive Last, was eine wesentlich niedrigere Impedanz bei gleicher Leiterbahnbreite ergibt.
Bild 2: Bei Striplines ist die identische Impedanz mit deutlich schmaleren Leiterbahnen zu erreichen. Das erleichtert das Schaltungsdesign.IDT
Bild 2 zeigt den Zusammenhang zwischen Impedanz und Leiterbahnbreite bei einer Leiterbahn, die in einem SBU-Substrat in Stripline- und Microstrip-Umgebung geroutet wurde. Um 50 Ω Impedanz mit Microstrip zu erzielen, muss die Leiterbahnbreite im Bereich 60 µm liegen. Die gleiche Impedanz lässt sich mit Stripline mit weniger als 30 µm Leiterbahnbreite erreichen, was die Routing-Dichte wesentlich reduziert und das Übersprechen verringert.
Das richtige IC-Floorplanning
Ein sauberer Rückführungspfad ist zur Kontrolle der Leiterbahnimpedanz entscheidend und vermeidet Probleme mit der Signalintegrität. Beim Querschnitt eines 1-2-1-SBU-Substrats folgt nach der oberen Schicht ein zweiseitiger Core und anschließend die letzte Schicht, an der die Lötanschlüsse angebracht sind. Die Core-Schichten werden nicht für das Signalrouting verwendet und sind für Versorgungs- und Masseleitungen reserviert. Theoretisch ergibt sich somit nur eine Routing-Ebene: die erste Microstrip-Schicht. Erfordert das System nun 30 Ω Kanalimpedanz ist es praktisch unmöglich, dies mit einem 1-2-1-Substrat zu erreichen.
Mit einer anderen Build-up-Routing-Ebene in einem 2-2-2-Substrat lassen sich die Leiterbahnen in ein Stripline-Format auf Ebene 2 integrieren, was durchaus zu Leiterbahnen mit niedriger Impedanz führt.
Ring-Anordnung
Bei Bausteinen mit geringer Pad-Anzahl definieren der Abstand und die Zahl der I/Os die Größe des Chips. Es gilt: je größer der Chip, desto höher auch die Kosten. Um die Kosten zu optimieren, werden die I/O-Pins in konzentrischen Ringen platziert, was die Chipgröße bei gleicher Funktion verringert. Bei einem vorgegebenen Pad-Abstand können mit derzeitigen Serienfertigungsverfahren bis zu zwei Ringe auf einer einzigen Ebene des SBU-Substrats geroutet werden. Vier Ringe lassen sich mit zwei Routing-Ebenen auf dem SBU-Substrat erzielen, und so weiter.
Ein Baustein mit vier konzentrischen I/O-Ringen benötigt mindestens ein 3-2-3-SBU-Stack-up. Die äußeren zwei Ringe führen im Microstrip-Format von Ebene 1 des Substrat-Stack-ups ab. Um eine eindeutige Referenz für das Routing auf Ebene 1 zu schaffen, ist die Ebene 2 als Rückführungspfad reserviert. Ebene 3 kann eine weitere Routing-Ebene sein, und Ebene 4 zählt zum Core des Substrats.
Der 3-2-3-Stack-up bietet zwei Routing-Ebenen für die Ableitung von den I/O-Pins des Chips und zur Anbindung der Lötanschlüsse. Leiterbahnen, die eine niedrige Impedanz erfordern, werden am besten auf inneren Ebenen geroutet. Befinden sich die zugehörigen I/O-Bumps aber auf der äußeren Chip-Peripherie, ist es fast unmöglich, diese im Microstrip-Format zu routen und dabei die gewünschte Impedanz zu erzielen. Die Integration im Stripline-Modus ist daher notwendig.
Mit dem gleichen I/O-Floorplan, aber mit dem Wunsch, die äußeren I/O-Reihen im Stripline-Format zu integrieren, muss das SBU-Substrat als 4-2-4-Stack-up ausgelegt sein. Ebene 1 ist für den Rückführungspfad, Ebene 2 für das Leiterbahn-Routing mit niedriger Impedanz, Ebene 3 für einen weiteren Rückführungspfad und Ebene 4 für weiteres Signal-Routing und die Core-Ebene ausgelegt. Mit dem gleichen I/O-Floorplan, aber mit mehr Ebenen im SBU-Substrat erhöhen sich so die Gehäusekosten erheblich.
Cleverer Floorplan
Wäre der Chip-Floorplan in einer Weise entwickelt worden, in der die I/Os, die Leiterbahnen mit niedriger Impedanz benötigen, für die inneren beiden konzentrischen Ringe reserviert sind (anstatt für die äußeren beiden), hätten sich die zusätzlichen Substrat-Routing-Ebenen erübrigt. Die Gehäusekosten würden geringer ausfallen – und das bei gleichbleibender Signal-Performance.
Dieses einfache Beispiel zeigt, wie wichtig ein systembezogenes Floorplanning auf dem Chip ist und wie ein interaktiver Designprozess zwischen den IC- und Gehäuse-Entwicklern zu optimaler Leistungsfähigkeit und minimalen Kosten beiträgt. Ähnliche designbedingte Floorplanning-Entscheidungen sind auch für die Schnittstellen zwischen Gehäuse und Leiterplatte erforderlich, um jedes Bauteil nahtlos in das System integrieren zu können.
Jitesh Shah
(lei)
