AECM-Topologie – schnelles Lastsprungverhalten und niedriges EMI-Niveau

Die besonderen Anforderungen von nicht-isolierten, getakteten Gleichspannungswandlern und -reglern lassen sich mit vielen Topologien erfüllen, nämlich mit der Spitzenstrom-Regelung (Peak Current Mode), der Spannungsregelung, der COT-Regelung (Constant On Time) und der D-CAP2-Regelung einschließlich der davon abgeleiteten Varianten. Grob lassen sich die genannten Verfahren in zwei Kategorien einteilen, nämlich PWM- und PFM-Verfahren (Pulsweiten- bzw. Pulsfrequenz-Modulation). PWM-Lösungen, die besonders in Kommunikations-, Audio- und Automotive-Equipment zum Einsatz kommen, zeichnen sich durch eine konstante, vorhersagbare Schaltfrequenz aus, was das Filterdesign vereinfacht und zur EMI-Eindämmung beiträgt. Dahingegen findet die PFM-Technik wegen ihrer guten Lastsprung-Eigenschaften häufig in Gleichspannungswandlern zur Versorgung digitaler Applikationen wie beispielsweise in Grafik-Engines, DSPs oder FPGAs Verwendung.

Dieser Artikel befasst sich jedoch in erster Linie mit einer mit konstanter Frequenz schaltenden, auf dem Drosselstrom basierenden Regelungs-Topologie mit der Bezeichnung „Advanced Emulated Current Mode“ (AECM). Sie vereint die Vorteile der PWM- und der PFM-Technik, indem sie ein schnelles Lastsprungverhalten mit echtem Konstantfrequenz-Betrieb kombiniert. Mit der AECM-Topologie lässt sich die Leistungsfähigkeit von Anwendungen verbessern, in denen gegenwärtig die PCM- oder die PFM-Technik zum Einsatz kommt.

Bei dieser Topologie besteht die Leistungsstufe aus den Leistungsschaltern und dem Ausgangsfilter. Der Kompensationsblock umfasst einen Widerstandsteiler am Ausgang, einen Fehlerverstärker, eine Spannungsreferenz und Kompensations-Bauelemente. Um das Fehlersignal mit der Drosselstrom-Information samt Steilheitskompensations-Rampe zu vergleichen, nutzt der Pulsweiten-Modulator einen Komparator. Daraus resultiert eine Abfolge von Ausgangsimpulsen, deren Breite durch die Amplitude des Fehlersignals bestimmt wird.

Wie in Bild 1 zu sehen ist, initiiert der interne Takt einen Impuls, woraufhin der high-seitige FET einschaltet. Hierdurch wiederum steigt der Strom in der Drossel an. Sobald der erfasste Strom den Sollwert erreicht, schaltet der high-seitige FET ab, und bis zur nächsten steigenden Taktflanke ist der low-seitige FET eingeschaltet. Die Schaltfrequenz hängt folglich vom Takt ab und ist deshalb stets konstant.

Die Spitzenstrom-Regelung basiert auf einer inneren Regelschleife, die die Drossel zu einer spannungsgeregelten Stromquelle macht. Im Interesse eines einfachen Designs haben viele IC-Hersteller Spitzenstrom-Regler mit interner Kompensation entwickelt. Um einen weiten Bereich von Ausgangsspannungen oder Ausgangskapazitäten zu unterstützen, muss die festgelegte interne Nullstelle relativ niedrig angesetzt werden, was eine gute Stabilität ergibt. Außerdem soll die Transitfrequenz der PCM-Regelung zwischen einem Fünftel und einem Zehntel der Schaltfrequenz liegen. Der Fehlerverstärker bewirkt deshalb eine gewisse Verzögerung, was wiederum dem Lastsprungverhalten Grenzen setzt.

Um in Anwendungen mit großem Ausgangsspannungsbereich gute Regeleigenschaften zu erzielen, wird beim Design mit traditionellen, auf der Spitzenstrom-Regelung basierenden Bauelementen die externe Kompensation bevorzugt, die allerdings das Regelschleifen-Design verkompliziert und den Aufwand an externen Bauelementen erhöht. Zur Vereinfachung des Designs haben deshalb immer mehr IC-Hersteller Spitzenstrom-Regler mit interner Kompensation entwickelt.

Folgende Nachteile der Spitzenstrom-Regelung sind zu beachten:

• Je niedriger die Ausgangsspannung ist, um so geringer ist der Lastwiderstand bei einem bestimmten Ausgangsstrom. Um die Polstelle des Ausgangs näher an die (fest vorgegebene) interne Nullstelle zu bringen, wird eine große Ausgangskapazität benötigt, was die Materialkosten erhöht.
• Bei einigen Spitzenstrom-Reglern, die die Steuerspannung klemmen, um einen hohen Wirkungsgrad bei geringer Last zu erzielen, kann es zu Multi-Puls-Problemen kommen, was eine hohe Ausgangswelligkeit zur Folge hat.

Das D-CAP2-Verfahren stellt eine Abwandlung der adaptiven COT-Regelung (Constant On Time) dar, wobei in den IC eine Schaltung zur Emulation eines Rampensignals integriert ist. Wegen ihrer Einfachheit und ihrer besseren Lastsprung-Eigenschaften wird diese Topologie gern für Abwärtswandler verwendet.

Der Rampengenerator emuliert den Spulenstrom und führt diese Information dem Komparator zu (Bild 2). Sind die emulierte Rampenspannung und die Feedback-Spannung kleiner als die Referenzspannung, so geht der Komparator in den High-Status und initiiert damit einen On-Impuls. Die Breite des On-Impulses ist konstant, da sie vom adaptiven On-Time-Generator aufgrund der Eingangsspannung, der Ausgangsspannung, des Ausgangsstroms und der Frequenz berechnet wird. Die Länge des Off-Intervalls richtet sich dagegen nach der Spannungs-Welligkeit, die von Netz- oder Lastschwankungen beeinflusst wird. Somit ist die Schaltfrequenz nur pseudo-konstant.

Da bei der D-CAP2-Topologie kein Oszillator oder Takt integriert ist, kann die Länge des On-Intervalls von einer etwaigen Signallaufzeit zwischen Logik und Treiber beeinflusst werden, was in mäßigen Jitter-Eigenschaften resultiert. Hierdurch ist es für IC-Hersteller außerdem nicht einfach, Abwärtswandler mit D-CAP2-Regelung und hoher Schaltfrequenz (2,1 MHz) zu entwickeln. Hinzu kommt, dass die Schaltung zum Generieren des emulierten Rampensignals bei unterschiedlichen Lastbedingungen wechselnde Offsetspannungen aufweist, was die Genauigkeit der Ausgangsspannung beeinträchtigt.

Die Tatsache, dass die D-CAP-Topologie eine gewisse Welligkeit der Ausgangsspannung voraussetzt, weshalb Kondensatoren mit niedrigen ESR-Werten hier problematisch sein können, gab Anlass zur Entwicklung der D-CAP2-Regelung. Da die interne Schaltung zur Generierung des emulierten Rampensignals gewissen Einschränkungen unterliegt, kann ein traditioneller D-CAP2-Abwärtswandler nur für Ausgangsspannungen bis 7 V eingesetzt werden. Wegen der Erfassung der Talspannung darf außerdem die Off-Zeit nicht unter einen bestimmten Mindestwert fallen. Die Folge ist, dass die Verwendung der D-CAP2-Regelung in Anwendungen mit großen Tastverhältnissen nicht sinnvoll ist.

AECM ist eine Topologie, die auf einem Festfrequenz-Modulator mit emulierter Strominformation für die Regelschleife basiert und die konstante Frequenz der PCM-Regelung mit dem schnellen Lastsprung-Verhalten der D-CAP2-Regelung kombiniert. Damit verfügt die AECM-Technik über die folgenden Eigenschaften und Vorteile:

• Die echte Festfrequenz-Modulation kann das Design von EMI-Filtern vereinfachen und erleichtert das Erreichen hoher Modulationsfrequenzen von beispielsweise 2,1 MHz.
• Die Rampensignal-Emulation mit intelligenter Regelschleifen-Bandbreitenkontrolle kann die DC-Verstärkung intelligent anpassen, sodass in Anwendungen mit großem Ausgangsspannungsbereich und großem Tastverhältnis gute Lastsprung-Eigenschaften erzielt werden.

Für einen Abwärtswandler lässt sich die AECM-Regelung wie in Bild 3 gezeigt vereinfachen. Dabei stehen die beiden Grund-Betriebsarten PWM und PFM zur Auswahl. Mit dem Integrierglied in der Spannungsregelschleife können Probleme mit der Genauigkeit der Spannungsregelung entschärft werden, und der eingebaute Oszillator erzeugt die gewünschte konstante Taktfrequenz. Durch die Steilheitskompensation im Modulator wird die Entstehung von Subharmonischen unterbunden, wenn das Tastverhältnis im PWM-Modus größer als 50 Prozent ist. Dank des eben erwähnten Rampengenerators wird auf allen Ausgangsspannungen eine hohe Bandbreite erzielt. Bei der AECM-Regelung kann der Integrator die Ausgangsspannung ohne direkten Einfluss auf die Reaktionsgeschwindigkeit der Regelschleife verbessern

Im PWM-Modus ist die Funktion ähnlich wie bei der PCM-Regelung (Bild 4). Nachdem der interne Takt einen On-Impuls initiiert hat, schaltet der high-seitige FET ein, und der Strom in der Induktivität steigt an. Sobald die emulierte Rampenspannung, die Rückkoppelspannung und die Steilheitskompensations-Spannung das Niveau der integrierten Referenzspannung erreichen, schaltet der high-seitige FET ein und der low-seitige FET aus (bis zum nächsten Taktzyklus). Folglich ist die Schaltfrequenz im PWM-Betrieb stets konstant.

Das Lastsprungverhalten der AECM-Regelung geht aus Bild 5 hervor. Das Tastverhältnis steigt mit fallender Ausgangsspannung und nimmt ab, sobald sich die Ausgangsspannung erhöht.

Die AECM-Regelung implementiert den PFM-Modus, um bei geringer Last einen hohen Wirkungsgrad zu erzielen. Nimmt der Laststrom ab, wechselt der Baustein vom nicht-lückenden Betrieb (Continuous Conduction Mode, CCM) in den lückenden Betrieb (Discontinuous Conduction Mode, DCM). Bei beiden Betriebsarten ist die Schaltfrequenz gleich – nur die Dauer des On-Impulses (T_on) nimmt mit fallendem Laststrom ab. Bei der AECM-Regelung kommt wie bei der D-CAP2-Topologie ein On-Time-Generator zum Einsatz, der aber im PWM-Modus deaktiviert wird. Geht der Laststrom weiter zurück, reduziert sich T_on bis zur intern festgelegten Untergrenze, woraufhin der AECM-Baustein in den PFM-Modus wechselt. Dabei wird der interne Takt deaktiviert und stattdessen der On-Time-Generator aktiviert. Wie in Bild 4 zu sehen ist, hat der PFM-Modus Ähnlichkeit mit der D-CAP2-Regelung. Die Vorgänge beim Wechsel vom PWM- in den PFM-Modus sind in Bild 6 erkennbar.

Bei der D-CAP2-Regelung ist A_cp konstant, und die DC-Verstärkung der Open-Loop-Übertragungsfunktion ändert sich mit der Ausgangsspannung. Bei der AECM-Regelung dagegen passt sich A_cp an den wechselnden Wert von R₂ gemäß der gewählten Ausgangsspannung an, damit das Produkt aus A_cp und V_OUT bei fester DC-Verstärkung konstant ist. Tabelle 1 zeigt eine Gegenüberstellung zwischen D-CAP2-Abwärtswandler und AECM-Abwärtswandler.