Netzwerkkabel

Bunte Netzwerkkabel am Switch (Bild: Fotolia)

Netzbetreiber stehen unter zunehmendem Druck, ihre Investitionsaufwendungen (CAPEX/OPEX) erheblich zu reduzieren und müssen zugleich immer mehr Leistung bieten, um Consumer-Applikationen wie 4K-Video und allgegenwärtige Cloud-Konnektivität zu unterstützen. Damit Schaltungsarchitekten heutige Marktanforderungen erfüllen können, ist eine neu definierte Kategorie von FPGAs mit mittlerer Dichte (Mid-Range-FPGAs) erforderlich – eine Familie, die für bestimmte Zwecke entwickelt wurde und speziell darauf ausgelegt ist, Kosten zu senken, nur wenig Leistung aufzunehmen und Ethernet-Konnektivität für eine Vielzahl von Kommunikationsanwendungen zu bieten.

Die Marktgegebenheiten stellen Hersteller, die Ethernet-basiertes Kommunikationsequipment entwickeln, vor große Herausforderungen. Attraktiv für Ethernet-Anwendungen sind weiterhin Line-Geschwindigkeiten von 1 bis 10 Gbit/s. Zahllose Access Points und Gateways sind so entwickelt, dass sie am Netzwerkrand zusätzliche Rechenfähigkeiten bereitstellen.

Um diese Lösungen zu geringeren Kosten anzubieten, ist eine Systembetrachtung der Applikation notwendig. Senken lassen sich die Kosten mit Lower-Power-Lösungen, die ohne Lüfter oder Kühlkörper auskommen. Statt ein dediziertes Bridging-Produkt zu entwickeln, könnte diese Funktionalität in einen SFP-Formfaktor implementiert werden, wodurch sich die Leiterplattenabmessungen sowie der Formfaktor insgesamt reduzieren. Diese Lösungen verlangen die entsprechende Ethernet-Konnektivität mit niedrigerer Leistungsaufnahme in einem kostenoptimierten Small-Form-Faktor-Gehäuse. Systemarchitekten haben jetzt Lösungen, mit denen sie leistungseffizientere Ethernet-Schnittstellen in kleineren Formfaktoren entwickeln können – alles bereitgestellt in einem kostenoptimierten, flexiblen FPGA.

Ethernet-Lösungen mit kleinem Formfaktor

Eck-Daten

Die treibenden Faktoren bei Ethernet-basierten Kommunikationsapplikationen setzen voraus, dass Ingenieure neue Lösungen suchen. FPGAs mit mittleren Dichten sind jetzt verfügbar, um 1- und 10-Gbit/s-Ethernet-Applikationen optimal zu adressieren. Ob es sich um Access Points, SFPs, Gateways, Router oder andere Geräte handelt, müssen Entwickler nicht mehr länger Kosten und Leistungseffizienz opfern, um die notwendigen Anforderungen zu erfüllen. Polarfire-FPGAs mit mittlerer Dichte bieten geringe Leistungsaufnahme, kleine Formfaktoren und optimierte Ethernet-Schnittstellen, um die neuesten Forderungen des Ethernet-Kommunikationsmarktes zu erfüllen.

Die Forderung nach niedrigeren Investitionsausgaben (CAPEX/OPEX) veranlasst Entwickler, Kommunikationsprodukte in wesentlich kleinere Räume zu packen, wobei FPGAs in Ethernet-Applikationen oft Schlüsselkomponenten sind. Heute gibt es optimierte Mid-Range-FPGAs, die adäquate Schnittstellen-Performance mit der niedrigsten Leistungsaufnahme und den kleinstmöglichen Abmessungen kombinieren. Viele Low-Density-FPGAs befinden sich zwar in kleinen Gehäusen, weisen aber keine Schnittstellen mit entsprechend hoher Leistungsfähigkeit wie beispielsweise 10-Gbit/s-Transceiver auf.

Die meisten Mid-Range-Architekturen gibt es nicht in kleinen Gehäusen und sie verbrauchen beachtlich viel Energie. In physikalisch kleine Gehäuse sind Leistungsmerkmale und Funktionen wie 10-Gbit/s-Transceiver, reichlich Embedded Memory, mehrere 3,3-V-I/Os und Schnittstellen für aktuelle Memory-Standards unterzubringen. Die Verfügbarkeit von FPGAs, die diese Eigenschaften mit einer leistungsoptimierten Architektur für Mid-Range-Dichten aufweisen, ist eine wesentliche Grundlage zur Entwicklung der kommenden Lösungen mit kleiner Grundfläche.

 

Viel Funktionalität oder kleine Abmessungen – gerade bei Geräten, die viele Schnittstellen brauchen ist dies eine schwer lösbare Design-Frage. Wie sie sich trotzdem lösen lässt, erfahren Sie auf der nächsten Seite.

Funktionalität vs. Abmessungen

Die Forderung nach kleineren Grundflächen ist eindeutig für optische Module oder SFP-Module. Viele Ethernet-Kommunikationsprodukte haben SFP-Cages oder ähnliche Gehäuse, die Transceiver-Schnittstellen aufnehmen können und normalerweise 1 bis 10 Gbit/s ermöglichen. Produkte, bei denen sich Funktionen in diese Module implementieren lassen, ermöglichen zusätzliche Flexibilität auf Systemebene und repräsentieren eine kostengünstigere Lösung. Zum Beispiel kann ein Gateway, das 10-Gbit/s-Ethernet unterstützt, auch ohne synchrones Netzwerk-Timing wie SyncE oder IEEE 1588 auskommen. Falls ein SFP-Cage in das Produkt einbezogen wird, könnte stattdessen ein speziell entwickeltes SFP zum Einsatz kommen, das SyncE unterstützt. Dies befreit Systemarchitekten von der Implementierung der Funktionen als Teil des Gateways und senkt die Gesamtkosten für Kunden, die das synchrone Netzwerk-Timing nicht benötigen.

Bild 1: Polarfire-Mid-Range-FPGAs mit kleinen Abmessungen und geringer Leistungsaufnahme unterstützen 10-Gbit/s-Ethernet.

Bild 1: Polarfire-Mid-Range-FPGAs mit kleinen Abmessungen und geringer Leistungsaufnahme unterstützen 10-Gbit/s-Ethernet. Microsemi

Anwender, die das synchrone Netzwerk-Timing brauchen, können einfach das speziell entwickelte SFP-Modul einstecken. Obwohl viele Low-End-FPGAs klein genug sind, um die für diese Applikation angestrebten Abmessungen zu erreichen, befinden sich die notwendigen Ressourcen jenseits der Fähigkeiten von Low-End-FPGAs. Typische Mid-Range-FPGAs können 10-Gbit/s-Ethernet unterstützen, doch sind sie mit ihrer Leistungsaufnahme sowie Abmessungen nicht für SFP-Module geeignet. Die FPGA-Familie Polarfire von Microsemi gibt es mit zwei Dichten und ist in nur 11 mm breiten Gehäusen untergebracht. Polarfire-FPGAs (Bild 1) sind hinsichtlich Kosten und Leistungsaufnahme optimiert und verfügen über Ethernet-Fähigkeiten für bis zu 10 Gbit/s.

Eine Frage der Schnittstellen

Bild 2: FPGA mit implementiertem SGMII in GPIOs.

Bild 2: FPGA mit implementiertem SGMII in GPIOs. Microsemi

Leistungseffiziente Gigabit-Ethernet-Schnittstellen treiben Veränderungen bei Systemarchitekturen. Viele Entwickler von Kommunikationsprodukten nutzen Gigabit-Ethernet für eine steigende Zahl von Verbindungen. Nicht mehr länger nur für Daten-Nutzlasten werden diese Links allgegenwärtig für Steuerung, Management, Status und mehr verwendet. Oft wird diese steigende Zahl von Gigabit-Ethernet-Links auf einem 10G-Ethernet-Link gesammelt oder gemultiplext. Herkömmliche Mid-Range-FPGAs können diese 1- bis 10-Gbit/s-Geschwindigkeiten unterstützen, benötigen allerdings Transceiver, um die 1G-SGMII-Schnittstellen und 10G-10Base-R oder 10Base-KR zu implementieren. Idealerweise hätte ein Baustein generische I/O-Pins, die SGMII unterstützen könnten (Bild 2).

Herkömmliche Mid-Range-FPGAs weisen dieses Leistungsmerkmal nicht auf und müssen somit auf Transceiver zurückgreifen. Die Transceiver-Schnittstellen sind kostbar und oft selten, es sei denn es kommen sehr teure FPGAs mit höherer Dichte zum Einsatz. Oft sind FPGAs in diesem Umfang nicht notwendig, doch Entwickler sind zur Wahl dieser Bausteine gezwungen, da sie zusätzliche Transceiver brauchen. Darüber hinaus verlangen die größeren Bausteine den Einsatz von Gehäusen mit größerem Formfaktor. Die bestehenden Lösungen erhöhen sowohl die Leistungsaufnahme als auch die Kosten im Gegensatz zu den Forderungen hinsichtlich der laufenden Betriebsausgaben (OPEX).

 

Auf der folgenden Seite stellen wir die Polarfire-FPGAs von Microsemi im Detail vor und zeigen, wie sie sich beim Low-Power-Design von Kommunikationsanwendungen einsetzen lassen.

Polarfire-FPGAs

Die Polarfire-FPGAs bieten leistungsoptimierte Dichten im mittleren Bereich und adressieren den Bedarf an zahlreichen GigE- und 10-GigE-Links. Die Bausteine beinhalten acht bis 24 12,7-Gbit/s-Transceiver, die Ethernet von 1 bis 10 Gbit/s unterstützen können. Was die Polarfire-FPGAs unterscheidet ist, dass sie einen Takt- und Datenrückgewinnungsschaltkreis (CDR) in High-Speed-LVDS-I/Os enthalten, die über 1,25 Gbit/s erreichen. Dadurch können die Bausteine SGMII-Schnittstellen auf mehreren ausgewählten GPIO-Pins unterstützen. Designs, die einen Mix aus Gigabit und 10-Gigabit-Ethernet benötigen, können damit zwischen dem Einsatz von Transceivern und GPIO-Pins mit CDRs wählen, um ihre Schnittstellen zu unterstützen. Polarfire-FPGAs erlauben den Einsatz kleinerer Gehäuse und Ingenieure müssen wegen zusätzlicher Transceiver künftig nicht mehr auf Bausteine in größeren Gehäusen zurückgreifen. Die GPIO-CDRs benötigen weniger Energie als ein Transceiver, was die Gesamtleistungsaufnahme für Applikationen mit mehreren GigE-Links senkt und eine wertvolle Strategie zur Reduzierung der Investitionsausgaben (CAPEX/OPEX) darstellt.

Low-Power-Kommunikation

Kommunikationsapplikationen waren schon oft ein Treiber für Low-Power-Designs beziehungsweise für geringe Leistungsaufnahme, wobei FPGAs häufig einen beträchtlichen Teil des Energiebudgets verbrauchen. Die beiden größten Treiber des Energieverbrauchs von FPGAs sind die statische Leistung und die Transceiver-Leistung. Bei einem SRAM-FPGA kann die statische Leistung bis zur Hälfte der Gesamtleistungsaufnahme betragen. Da diese Bausteine heute in fortschrittlichen Technologien gefertigt werden, hat sich die statische Leistung zu einer dominanten Komponente der Gesamtleistungsaufnahme entwickelt. Im Gegensatz dazu basieren Polarfire-FPGAs auf einem nichtflüchtigen Prozess. Daraus resultiert, dass die Bausteine etwa ein Zehntel der statischen Leistung eines äquivalenten SRAM-Bausteins aufnehmen. Den anderen Großteil der Energie verbrauchen die Transceiver. Mid-Range-SRAM-FPGAs nehmen typischerweise 160 bis 200 mW für jedes 10-Gbit/s-Interface auf. Polarfire-FPGAs benötigen normalerweise nur 90 mW für die gleiche Funktion. Außerdem erinnere man sich daran, dass diese Bausteine auch SGMII in GPIOs enthalten können.

Enthalten die Bausteine auch SGMII in GPIOs, beträgt bei der Nutzung dieser Schnittstelle die Leistungsaufnahme für jede 1-Gbit/s-Schnittstelle typischerweise weniger als 30 mW. Da sie eine niedrige statische Leistung aufnehmen und leistungseffiziente 1- und 10-Gbit/s-Ethernet-Schnittstellen enthalten, benötigen Polarfire-FPGAs bis zu 50 % weniger Leistung als ähnliche Mid-Range SRAM-FPGAs.

Ted Marena

Ted marena cropped
Director FPGA/SOC Marketing bei Microsemi

(na)

Kostenlose Registrierung

Bleiben Sie stets zu allen wichtigen Themen und Trends informiert.
Das Passwort muss mindestens acht Zeichen lang sein.
*

Ich habe die AGB, die Hinweise zum Widerrufsrecht und zum Datenschutz gelesen und akzeptiere diese.

*) Pflichtfeld

Sie sind bereits registriert?

Unternehmen

Microsemi Corporation

1 Enterprise
CA 92656-2606 Aliso Viejo
United States