imec_nTSVs_TEM-Bild

Das TEM-Bild zeigt skalierte FinFET-Bauelemente, die mit der Rückseite (über nTSVs und BPR) und der Vorderseite (über BPR, VBPR und MOA) des Wafers verbunden sind. (Bild: imec)

Auf dem 2022 IEEE VLSI Symposium on Technology and Circuits präsentierte imec die erste experimentelle Demonstration eines Routing-Schemas für Logik-ICs mit rückseitiger Stromversorgung durch Nano-Trough-Silicon-Vias (nTSVs), die auf vergrabenen Stromschienen (BPRs) enden. Die BPRs sind mit skalierten FinFET-Bauelementen verbunden, deren Leistung nicht durch die Bearbeitung der Waferrückseite beeinträchtigt wurde. Das Konzept der Rückseiten-Stromversorgung ermöglicht die Entkopplung des Stromversorgungsnetzwerks vom Signalmetallisierungsschema in Logik-ICs, was den Routing-Stau im Back-End-of-Line verringert. Auf Systemebene verspricht das neuartige Routing-Schema eine Verbesserung der Gesamtleistung der Stromversorgung.

Als Weltneuheit präsentiert das Unternehmen ein Integrationsschema mit skalierten FinFET-Bausteinen, die über vergrabene Stromschienen sowohl mit der Rück- als auch der Vorderseite verbunden sind. Ein Versuchsträger, bei dem die nTSVs auf vergrabenen Stromschienen landen, die auf der Vorderseite des Wafers angeordnet sind, zeigt, dass die Rückseitenbearbeitung die Leistung der FinFETs nicht beeinträchtigt. Dazu gehört das Bonden des Wafers auf einen Trägerwafer, das Ausdünnen der Waferrückseite und die Verarbeitung von ~320 nm tiefen nTSVs. Die nTSVs landen auf BPRs mit strikter Overlay-Kontrolle und sind mit einem engen Pitch von 200 nm implementiert, ohne einen Teil der Standardzelle zu beanspruchen. Dies gewährleistet eine weitere Skalierbarkeit der Technologie in Richtung 2 nm und darüber hinaus.

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