Mikroelektronik schneller testen

Ein wichtiger Schritt bei der Entwicklung mikroelektronischer Systeme sind Qualifizierungstests zum Überprüfen der Zuverlässigkeit. Für die Durchführung der Tests muss zunächst ein Prototyp aufgebaut und teilweise langwierigen Experimenten unterzogen werden. Anschließende Änderungen im Design sind wiederum auf den Prototypen zu übertragen, was diesen Prozess teuer, langsam und nur begrenzt anpassbar macht.

Simulationsmodelle helfen diese Nachteile zu umgehen, doch eignen die üblichen, detaillierten Simulationsansätze nur für einzelne Bauteile, nicht für vollständige, komplexe Baugruppen. Hinzu kommt, dass Komponentenhersteller die erforderlichen Daten für eine realistische Modellierung nicht veröffentlichen, um ihr geistiges Eigentum (Intellectual Property, IP) zu schützen.

Workflow für Zuverlässigkeitssimulationen

Mit dem neu gestarteten Projekt mikroVAL wollen zehn Partner aus Forschung und Industrie unter Projektleitung des Fraunhofer-Instituts für Zuverlässigkeit und Mikrointegration IZM einen Workflow entwickeln, der verschiedene Ansätze zur Simulation von Qualifizierungstests vereint. Dieser Workflow kann Qualifizierungstests reduzieren oder sogar komplett ersetzen.

Durch die Anwendung von Modellierungsprinzipien wie dem sogenannten Reduced-Order-Modelling lassen sich Redundanzen eliminieren und die Berechnungszeit verkürzen, ohne dass die Genauigkeit leidet. Da zwischen den Herstellern von Komponenten und Baugruppen nur Informationen zur Schnittstelle und dem Verhalten weitergegeben werden, ist auch der IP-Schutz gewährleistet. Die so erstellten Package-Modelle sind mehrfach wiederverwendbar und in immer komplexere Systemen integrierbar – eine Innovation bei der Simulation von Qualifizierungstests. Deshalb wird auch die vereinfachte Modellierung von Lötverbindungen im Projekt eine zentrale Rolle spielen. Auch berücksichtigt der neue Ansatz die bisher häufig nicht abgebildeten Wechselwirkungen zwischen den mikroelektronischen Bauteilen und dem Gehäuse.