Packaging und Test von GaN Leistungselektronik

Im Rahmen des vom BMBF geförderten KMU-innovativ Projektes GaNScan hat Rood Microtec zusammen mit den Partnern IMS Chips und Admos in den letzten Jahren an verschiedenen Fragestellungen von GaN Hochleistungstransistoren gearbeitet. Im Projekt gab es folgende Aufgaben: IMS Chips hat einen GaN-basierten high electron mobility transistor (HEMT) entwickelt und einen passenden Treiber-ASIC designt. Admos hat aus ersten Messdaten ein Kompaktmodell entwickelt. Rood Microtec hat ein Package für Transistor und Treiber entworfen sowie Testmethoden für einen Hochspannungs-Wafertest sowie einen robusten Bauteiltest entwickelt. Im Folgenden werden die Faktoren für ein High Volume Package sowie die Realisierung von Wafer- und Bauteiltests, die bis 2000 V funktionieren, beschrieben.

Low-Cost Custom Power Package

Die funktionale und parametrische Qualifizierung eines GaN-Transistors erfordert ein passendes Transistor-Gehäuse. Dazu wurde der universelle GaN-Treiberchip zusammen mit dem GaN-Transistor in ein „System-in-Package“ (SIP) -Gehäuse integriert. Daraus ergibt sich exemplarisch ein intelligenter und universeller GaN-Transistor, der in dieser Form durchaus in industrielle Applikationen passt.

In der GaNScan-Studie wird erfolgreich gezeigt, dass ein geeignetes applikationsspezifisches Power-Package mit geringen Einstands- und Entwicklungskosten im Rahmen des Budgets eines mittelständischen Unternehmens produziert werden kann. An den Leistungstransistoren treten abhängig von Transistortyp und -größe Spannungen von 650 V bis 1000 V und gepulste Ströme bis zu 100 A auf. Bei großflächigen GaN-Transistoren muss das Gehäuse einen niedrigen thermischen Widerstand aufweisen, damit man die Verlustleistung bei höheren Betriebsströmen gut ableiten kann. 1000 V erfordern einen Abstand von mindestens 5 mm zwischen den Hochspannungsanschlüssen.

Das hier gezeigte Power-Package wird mit generischen Chip-Mold-Werkzeugen produziert, was Werkzeugkosten komplett vermeidet und die Setup-Kosten begrenzt. Dazu werden die Dies in „Chip-on-Board“ (COB)-Technik zu-sammen mit passiven Bauteilen auf eine Leiterplatte montiert und dort auf vergoldete Pads gebondet. Mit dem verfügbaren Moldwerkzeug können 33 Chips auf einem gemeinsamen Substrat-Panel gemoldet und nach dem Aushärten vereinzelt (ausgesägt) werden. Vorher wird das Panel noch mit einem Laser beschriftet.

In dem Gehäuse sind zusätzlich ein HV-Spannungsteiler und zwei Entkopplungskondensatoren für die 5 V Betriebsspannung des Treiberchips integriert. RoodMicrotec

In dem Gehäuse sind zusätzlich ein HV-Spannungsteiler und zwei Entkopplungskondensatoren für die 5 V Betriebsspannung des Treiberchips integriert. Auf der Unterseite des kompakten Chipgehäuses (15 x 19 x 1,4 mm³) werden fünf HV-Anschlüsse mit jeweils 5 mm Abstand zueinander und weitere 28 NV-Anschlüsse für digital/analoge Zwecke arrangiert. Die großflächigen Source- und Drain-Lötpads übertragen sowohl einen hohen Strom als auch die korrespondierende Verlustwärme an die Leiterplatte – damit sind theoretisch Pulsströme bis 100 A möglich. Mit dem aktuellen GaN-SIP-Packagedesign lassen sich getaktete Stromversorgungen, intelligente Hochspannungsschalter und Motorcontroller als Single Chip Lösung elegant und preisgünstig aufbauen. Das Gehäuse wird in normalen Surface-Mount-Lötanlagen gelötet und taugt für die Massenproduktion.

Wafertest Setup für GaN- und SiC-Leistungshalbleiter

Die Herausforderungen beim Wafertest von Leistungshalbleitern sind naturgemäß hohe Spannungen und hohe Ströme. Besondere Bedeutung kommt dabei den Nadelkarten zu, stehen sie doch beim Testen sprichwörtlich an vorderster Front. Bei Standard-Nadelkarten besteht zum Beispiel die Gefahr von Hochspannungs-Überschlägen und erhöhten Leckströmen. Bei on-Wafer-Leistungstests wurde ein System genutzt, das aus einem vollisolierten HV-Motherboard und produktspezifischen Probe-Heads mit Advanced-Cantilever-Nadeln besteht. Das Motherboard ist spezifiziert für Testspannungen bis 3 kV und bietet 14 HV-Kanäle sowie 30 Low-Leakage-Kanäle (5fA/V). Die Probe-Heads basieren auf Keramik-Cores und ermöglichen Tests bis 200°C. Zur Vermeidung von Hochspannungs-Überschlägen sind die Nadeln mit einer speziellen Beschichtung ausgerüstet.

Aufbau und Komponenten eines HV-Wafertests. RoodMicrotec

High-Voltage Upgrade eines Waferprobers

Die installierten 8“/6“ Standard-Waferprober sind üblicherweise für Tests bis ca. 60 V geeignet. Damit sich die Modifikation eines Probers für bis zu 2000 V weder auf die Messgeräte noch die Steuerungen des Probers oder gar auf das Bedienpersonal auswirken, sind umfangreiche Maßnahmen erforderlich. Zum einen muss verhindert werden, dass es während des Betriebes zu Spannungsüberschlägen auf die Steuerleitungen kommt, da bereits kleine Induktionsspannungen einen negativen Einfluss auf die empfindlichen Positioniersysteme haben können. Zum anderen kommt bei hohen Spannungen den Sicherheitseinrichtungen eine große Bedeutung zu. Eine Gefährdung des Be-dienpersonals muss gemäß Unfallverhütungsvorschriften ausgeschlossen werden. Sollte während des Testlaufs eine Klappe geöffnet werden, erfolgt ein sofortiger Shutdown der Hochspannung. Zusätzlich entladen Normally-Closed-Relais die Kabel vom Tester zur Probecard.

Als zusätzlichen Nutzen eröffnen die Abschirmungen und verstärkten Masseverbindungen des HV-Upgrades die Möglichkeit zum Testen mit hohen Strömen bis 100 A im Durchlassbereich.

Durch das Upgrade erfüllt der Prober folgende Spezifikationen:

• High Voltage: 0-3000VDC @ 3A or 10k Watts, steady-state testing (100% duty cycle)
• High Voltage: 3000V @ 10A, 1-10ms pulse (10% Duty cycle)
• Low Voltage: 0-50 VDC @ 100A, 10-20ms pulse (10% Duty cycle)
• CE certified and compliant
• SEMI-S2 compliant

Device-Test Setup für GaN- und SiC-Leistungshalbleiter im Package

Testlösungen für verpackte Leistungshalbleiter erfordern einen robusten Aufbau. Zur Kontaktierung ist neben dem Loadboard (als Hardware-Interface zum Tester) der Testsockel das wichtigste Teil. Da es sich bei dem zu testenden Device um ein angepasstes LGA-Package handelte, musste auch ein kundenspezifischer Sockel entwickelt werden. Die Kontaktierung erfolgt über kleine Federstifte. Aufgrund der hohen Ströme muss mit 4- Draht- beziehungsweise Kelvin-Kontaktierung gearbeitet werden. Um diese Ströme während des Tests sicher übertragen zu können, wurden auf den großen LGA-Pads (Drain + Source) mehrere Federstifte für Force und je einer für Sense platziert. Für einen erweiterten Temperaturbereich besitzt der Testsockel eine Öffnung im Deckel sowie kleine Luftströmungskanäle. Dies optimiert die Temperierung mittels Thermostreamer und ermöglicht reproduzierbare Messungen im Bereich von -40°C bis +150°C. Wie beim Wafertest wird auch beim Test der verpackten Bauteile mit hohen Spannungen bis 2000 V gearbeitet. Zur Sicherheit des Bedienpersonals sind auch hier mehrere Mechanismen umgesetzt, die bei Fehlbedienung sofortige Shutdowns auslösen.

High-Power-Testsockel für GaN-HEMT im Package. RoodMicrotec

Testdurchführung bei GaN-Leistungshalbleitern

Im Stadium der Charakterisierung von GaN-Prozessen geben auf dem Wafer gemessene Parameter wie Contact- und Sheet Resistance Aufschluss über die Qualität. Während eine schmale Verteilung des Sheet Resistance die Homogenität des 2DEG-Kanals bestätigt, lassen ohmsche Kontakte mit einem Rc < 1Ω∙mm auf leistungsfähige Transistoren schließen. Für den produktionsmäßigen Test von GaN-Leistungshalbleitern werden übliche Transistorparameter, zum Beispiel Drain-Source Leakage und RDS(ON), eingesetzt.

Was muss man beim Test von GaN-Devices beachten?

Eine für GaN charakteristische Eigenschaft ist als sogenannter „Trapping-Effekt“ bzw. „Current Collapse Phenomenon“ bekannt. Dieses Verhalten verschlechtert die erzielbare Ausgangsleistung und die Linearität des Transistors. Der unerwünschte Effekt kann provoziert werden durch Anlegen einer hohen Drain-Source-Spannung im Off-Zustand. Eine Qualitätsaussage dazu lässt sich während des Testablaufes durch einen Spannungs-Stresstest über die Erfassung der RDS(on)-Änderung erzielen. Dazu bestimmt man zunächst den RDSon. Direkt im Anschluss wird im Off-Zustand für einige Millisekunden eine Drain-Source-Stress-Spannung angelegt und sofort danach eine zweite RDSon-Messung gemacht. „Threshold Shift“ ist eine weitere typische Eigenart von AlGaN/GaN HEMTs. Verursacht wird dies durch Gate-Source-Stress. Zur Vermeidung von Messfehlern ist es deshalb wichtig, beim Ablauf bzw. vor der Threshold-Messung keine hohen Gatespannungen anzulegen.

Fazit

GaN Leistungselektronik verlangt nach spezialisierten Packaging- und Testmethoden, sowohl auf Wafer- als auch auf Bauteillevel. RoodMicrotec hat dafür die passenden Dienstleistungen entwickelt.

(pg)