So lässt sich die heterogene Integration von Chiplets vereinfachen

Bei der Systemtechnologie-Co-Optimierung (STCO) wird ein SoC in kleinere Module, auch Chiplets genannt, zerlegt. Diese werden von verteilten Teams asynchron entworfen und dann zu einem größeren, sehr flexiblen System mit Chiplet-basiertem Package kombiniert, welches 3D-Packaging, also Stapel von Dies, beinhalten kann.

STCO bringt viele Vorteile, aber auch neue Herausforderungen. Es ermöglicht Teams, gleichzeitig und dennoch asynchron mit verteilten Designteams zu arbeiten. Jeder Teil des Designs lässt sich von verschiedenen Teams unabhängig voneinander und gleichzeitig bearbeiten. Dies ermöglicht es den Designern, den jeweils optimalen Prozess für jedes Fragment des Designs auszuwählen.

Dazu müssen jedoch irgendwann die Daten für alle Fragmente des Gesamtdesigns zusammenkommen, und dieser Zeitpunkt befindet sich während der Planung des Packages. Zu diesem Zeitpunkt geschieht die Zusammensetzung der disaggregierten SoC-Funktionsblöcke (Chiplets) und es wird untersucht, welche Optionen das Design des Packages bietet.

Die vorgenommene Partitionierung oder Untergliederung hat Auswirkungen auf die Fähigkeit des Designers, ein funktionierendes Package zu erstellen. Auch die Kosten des Packages werden davon beeinflusst. Es ist wichtig zu wissen, wie diese Untergliederung erfolgt, auch wenn sie von Teams durchgeführt wird, die im Allgemeinen nicht über die nachgelagerten Erkenntnisse oder Mittel verfügen, um die Auswirkungen ihrer Entscheidungen auf das Package zu berücksichtigen.

Shift-Left-Ansatz

Dies ist die wirkliche Herausforderung: Wie lassen sich die Designteile in einem frühen Prototyp des Packages integrieren, der über genügend Informationen verfügt, um die Multi-Physik-Analyse voranzutreiben und die Partitionierung zu unterstützen? Dazu gehört auch die Bewertung der Verbindungen zwischen den Designteilen. Diese Analyse liefert wichtige Informationen. Indem das gewonnene Wissen an die Siliziumteams zurückgeben wird, verfügen diese über wertvolle Informationen, um die Partitionierung, falls erforderlich, zu überdenken.

Dies ist mit einem Shift-Left-Ansatz gemeint. Analysen geschehen früher im Design-Prozess und die Ergebnisse werden verwendet, um Design-Entscheidungen zu treffen und Korrekturen vorzunehmen. Mit dem Wissen um die zunehmenden Kosten von Fehlern später im Design-Ablauf soll das Risiko von späten Fehlern im Design-Ablauf dadurch sinken. In diesem Artikel wird untersucht, wie solch frühe Analysen in komplexen HDAP-Designflows (High Density Advanced Packaging) es Designern ermöglicht, potenzielle Probleme frühzeitig zu erkennen und hervorzuheben, um eingebaute Konstrukte zu vermeiden, die Fehler im Gesamt-Design verursachen und größere Umgestaltungen erfordern.

Informationen aus frühzeitiger Analyse

Es wäre einfach, wenn die Partitionierung funktionsbasiert wäre. Designer können sich ein Blockdiagramm des Designs ansehen und jeden Block zu einem Designteil machen. Ganz so einfach ist es mit STCO leider nicht.

Es sind Dinge wie die Leistung jedes Teils und wie sie mit anderen Teilen kommuniziert auf einer detaillierteren Ebene zu betrachten. Führt beispielsweise das 3D-Stapeln eines Blocks zu einer Leistungssteigerung oder zu einem thermischen Problem? Ergebnis soll eine leistungsstärkere Lösung mit geringerem Stromverbrauch sein. Unabhängig davon wie die Partitionierung erfolgt, gibt es immer mehrere Partitionierungs- und Integrationsoptionen: Die Richtige zu finden, ist das, worum es bei STCO geht. Es gibt wahrscheinlich mehr als nur eine gute Lösung. Um also herauszufinden, welche davon am besten ist, wird ein virtueller Prototyp des Packages gebaut, mit dem sich jede Partitionierungsoption von Interesse analysieren und bewerten lässt. Der Package-Prototyp wird Schritt für Schritt aufgesetzt und inkrementell verfeinert, sobald die zugrundeliegenden Daten im Laufe der Zeit verfeinert werden (Bild 1).

Aus der Ebene des Package-Prototyps ist es zunächst möglich, die Integrität der Spannungsversorgung und die Signalintegrität abzuschätzen, so dass die anfängliche Best-Effort-Partitionierung zum Package-Prototyp wird. Der Package-Prototyp ist genau das, was der Name impliziert: ein Modell des beabsichtigten Packages, keine detaillierte Implementierung. Nun sind die Größen der Funktionsblöcke oder der Chiplets bekannt sowie ihre Signale. Durch eine System-Verilog-Beschreibung ist ihre Verbindung ebenfalls bekannt (Bild 2).

In diesem Stadium sind meist physische Die-Informationen aus LEF/DEF-Files bekannt. Diese lassen sich für einen detaillierten Prototyp verwenden. Basierend auf den Die-Informationen kann der Designer nun damit beginnen, die Anzahl der Power- und Ground-Anschlüsse zu berechnen, die für jedes Modul notwendig sind. Daraus wird eine vorläufige Bump-Map erstellt. Diese Daten reichen bereits dafür aus, um den Package-Prototypen in die Power-Integrity-Tools zu laden und einige sehr frühe, vorläufige Analysen durchzuführen. Diese sagen aus, ob das Design sich in die richtige Richtung entwickelt oder ob sich bereits Problembereiche identifizieren lassen (Bild 3).

Ebenfalls erfolgt die Charakterisierung der Ein- und Ausgänge für Signale und eine vorläufige Signalintegritätsanalyse. Ziel ist es zu sehen, ob verschiedene 3D-Stacking-Konfigurationen die gewünschten Ergebnisse liefern können. Aber noch wichtiger ist, dass diese Analyse zeigt, ob bereits auf dieser Ebene etwas nicht funktioniert.

Thermische Abschätzungen

Genau genommen wird mehr Silizium auf eine kleinere Fläche gepackt, indem die Betrachtung in Z-Richtung erweitert wird: Von der Fläche geht es ins Volumen. Es ist aber auch offensichtlich, dass mit einem kleineren integrierten Volumen auch die Chancen steigen, ein thermisches Problem zu schaffen. Aus diesem Grund ist eine frühzeitige thermische Abschätzung ebenso wichtig wie die Signal- und Power-Integrität. Da sich das Design noch in einer frühen Phase befindet, lassen sich keine detaillierten Simulationen einer Domäne durchführen, aber auch hier kommt der Designer mit den bereits bekannten Parametern recht weit.

Dies liegt daran, dass der Package-Prototyp eine physikalische Repräsentation ist. Das Siliziumdesign erlaubt die Abschätzung der Leistungsaufnahme. Diese Informationen gelangen in einen 3D-Thermosimulator (Bild 4).

Da mit dem digitalen Zwilling nun ein vollständiges mechanisches 3D-Modell vorliegt, lassen sich die frühen Analysen nun auf mechanische Beanspruchungen, Verwindungen, Die-Attach-Fehler, Metallrisse und andere physische Wirkungen ausweiten.

Eine frühzeitige Analyse ist kein Ersatz für genauere Simulationen oder die Verifizierung auf Package-und Baugruppenebene. Da Systeme in jeder Hinsicht komplexer werden, ist eine finale 3D-Verifizierung des vollständigen Packages der einzige Weg, um den Erfolg des Designs sicherzustellen.

Im Rahmen der frühen Planung und Erstellung des 3D-Package-Modells wird auch das logische Verbindungsmodell definiert. Mit diesem Modell lässt sich eine frühzeitige Verifizierung realisieren, die vor dem physischen Design (Platzierung und Routing) des Packages erfolgen kann. Dies ermöglicht es, Probleme frühzeitig zu erkennen, die ein Projekt aus der Bahn werfen oder verzögern könnten, wenn sie erst beim Tape-Out gefunden würden. (na)