ESD-Schutzstrategien für moderne 3D-SoCs

Durch elektrostatische Entladungen (ESD) verursachte Ausfälle sind ein anhaltendes Problem in der Halbleiterindustrie. ESD-Ereignisse können elektronische Produkte zu jedem Zeitpunkt während der Herstellung und Montage sowie während des Transports und der Nutzung des Produkts beeinträchtigen. ESD-Entladungen geschehen in einem sehr kurzen Zeitrahmen (Impulsbreiten von unter 1ns bis 200ns und Anstiegszeiten von unter 200ps bis 10ns). In dieser kurzen Zeitspanne können Stromspitzen in der Größenordnung von 0,1 – 10A durch den IC und das Gehäuse fließen und den Chip durch Durchbrennen der Metallverbindungen oder den Ausfall des Gate-Oxids beschädigen.

Es überrascht nicht, dass sich die Industrie um den Schutz elektronischer Produkte bemüht und sich dabei sowohl auf Prävention als auch auf Schutz konzentriert. Um ESD-Ereignissen so weit wie möglich vorzubeugen, erfolgt die Herstellung und Montage von ICs in ESD-kontrollierten Einrichtungen, in denen geeignete Materialien verwendet werden und Mitarbeiter und Geräte ordnungsgemäß geerdet sind. Die Prävention wird durch den Einbau von On-Chip-Schutzschaltungen ergänzt. Diese schirmen die Eingangs- und Ausgangsschnittstellen (I/O) des Chips ab, die den Chip mit der Außenwelt verbinden. Wenn ein ESD-Ereignis auf den Chip trifft, sorgen diese Schaltungen für einen sicheren, niederohmigen Entladungspfad zur Erdung und limitieren gleichzeitig die Spannungen auf ein sicheres Niveau.

Für monolithische Systems-on-Chip sind die ESD-Designstrategien klar definiert und werden bei jeder neuen Technologie, die in die Technologie-Roadmap aufgenommen wird, weiterentwickelt[1]. Um die Robustheit des Chips gegenüber ESD-Ereignissen zu prüfen, verwendet die Halbleiterindustrie zwei ESD-Kontrollstandards, die für die häufigsten ESD-Ereignisse repräsentativ sind: das Human Body Model (HBM) und das Charged Device Model (CDM). Während das HBM die Entladung von einem Menschen (und im weiteren Sinne auch von anderen externen Objekten) auf einen IC darstellt, erfasst das CDM, was passiert, wenn der Chip selbst aufgeladen wird und sich in die Umgebung entlädt. Die Industrie legt auch ESD-Zielwerte für diverse elektronische Produkte fest. Heutzutage sind monolithische Systems-on-Chip, die in High-Performance-Computing-Anwendungen eingesetzt werden, je nach Kundenanforderung für 125 V oder 250 V CDM qualifiziert. Für HBM liegen die Spezifikationen zwischen 100 V und 500 V, je nach Funktionalität der E/A-Pins und den Anforderungen des Kunden.

Wie beeinflussen 2,5D/3D-Technologien den ESD-Schutz?

Moderne Computersysteme gehen immer mehr von monolithischen, planaren Systems-on-Chip zu heterogenen Systemen mit mehreren Chips über, bei denen 2,5D- und 3D-Verbindungstechnologien zum Stacken und Verbinden der verschiedenen Chips oder Ebenen verwendet werden. Im Laufe der Jahre wurden viele 3D-Verbindungs-technologien entwickelt, die ein breites Spektrum an Verbindungsdichten bieten und in diversen Anwendungen eingesetzt werden. Dazu gehören beispielsweise die 2,5D-Interposer-Technologie, bei der Chips nebeneinander platziert und durch einen (aktiven) Interposer verbunden werden, sowie Microbump- oder Hybrid-Bonding-Ansätze für das Stapeln von Die-to-Wafer oder Wafer-to-Wafer.

Aus ESD-Sicht bringen 2,5D- und 3D-Technologien eine zusätzliche Komplexität mit sich. Nach dem Verpacken verfügt das 3D-gestapelte System immer noch über I/O-Pins, die das Gesamtsystem mit der Außenwelt verbinden. Genau wie bei gehäusten Einzelchips können sich diese externen I/O-Schaltungen an und von externen Objekten oder Menschen elektrostatisch entladen, und vergleichbare ESD-Kontrollstandards, wie sie für monolithische ICs definiert sind, bleiben gültig.

Darüber hinaus enthalten 3D-Stapelsysteme jedoch interne I/O-Schaltungen, die eine Schnittstelle zwischen den verschiedenen Dies des Stapels bilden, ohne Verbindung zu den Gehäusepins. Diese Schnittstellen sind nur durch ESD-Ereignisse gefährdet, die während des Stapelvorgangs von Chips oder Wafern auftreten, z. B. bei der Aufnahme von Chips, dem Transfer von Chips und dem Bonden von Chips oder Wafern. Daher ist es für 2,5/3D-Technologien wichtig, dass ESD-Ereignisse während des Stackings und der Montage so weit wie möglich unterdrückt werden. Sollten sie dennoch auftreten, müssen die Chip-Hersteller dafür sorgen, dass die internen I/O-Pins ausreichend geschützt sind, ohne ihre Leistung zu beeinträchtigen.

Wie beeinflusst die steigende Verbindungsdichte den ESD-Schutz?

Aber die zunehmende Dichte der 3D-Verbindungen erschwert den Schutz der internen Schnittstellen. Die Industrie treibt jede der 3D-Verbindungstechnologien in Richtung feinkörnigerer Verbindungen voran, um beispielsweise Logik/Speicher-auf-Logik-Anwendungen zu stapeln. Forscher von Imec haben kürzlich das Die-to-Wafer-Hybrid-Bonding mit Interconnect-Pad-Abständen von nur 2µm demonstriert. Beim Wafer-to-Wafer-Hybrid-Bonding wurde ein Verbindungsabstand von nur 400 nm erreicht, was mehr als einer Million Cu-Verbindungen pro mm² auf der Oberfläche der Chips entspricht. [2, 3]

Der Nachteil dieser Entwicklung? Es gibt immer weniger Platz für Schutzschaltungen, die die internen I/O-Schaltkreise während des Bondens vor ESD schützen. Irgendwann wird voraussichtlich gar kein Platz mehr vorhanden sein. Dies zwingt die Designer zu immer kleineren ESD-Schutzschaltungen an den I/O-Schnittstellen. Dadurch verringert sich jedoch die ESD-Robustheit der internen I/O-Pins während des Stapelns und der Montage. Deshalb setzt sich die ESD-Gemeinschaft zunehmend für die Verhinderung von ESD-Ereignissen während des Bondens ein, um die Notwendigkeit von 'internen' ESD-Schutzschaltungen zu eliminieren, wo immer dies möglich ist.

Weniger ESD-Schutz bedeutet nicht nur weniger Flächenverbrauch, sondern kommt auch der Leistung der I/O-Schaltungen zugute. ESD-Schutzschaltungen können die Leistung der Schaltungen, die sie zu schützen versuchen, aufgrund der zusätzlichen parasitären Kapazität direkt verringern. Das Hinzufügen eines ESD-Schutzes ist daher ein Kompromiss zwischen Robustheit und Leistung.

Warum fehlen ESD-Standards für 2,5D/3D-Bonding-Technologien?

Der Übergang zu einem ESD-Schutz von 0 V erfordert gründliche Kenntnisse der ESD-Ereignisse, die die internen I/O-Pins während des Bondens beeinträchtigen könnten. Für monolithische Standard-ICs ist der ESD-Schutz relativ gut bekannt. Aber für interne I/O-Schnittstellen in 2,5D/3D-Technologien sind die Auswirkungen von ESD-Ereignissen noch nicht so klar. Bis heute gibt es keinen Standard, der die Anforderungen und Zielwerte für ESD-Schutzmaßnahmen in 2,5D/3D-Bonding-Technologien beschreibt. Wie immer wieder berichtet wird, scheinen die konventionellen Annahmen für Tests nicht für fortschrittliche Bondtechnologien und interne Pins zu gelten. Messungen deuten darauf hin, dass sich ESD-Impulse nach einem ESD-Ereignis in Bezug auf Spitzenstrom, Impulsbreite und Anstiegszeit anders verhalten, als dies z. B. bei Standard-CDM-Tests angenommen wird.

Dies erfordert ein grundlegenderes Verständnis. Die Quantifizierung, wie kritisch ESD-Ereignisse für interne Schnittstellen sind, liefert Anhaltspunkte für die Festlegung von Zielwerten in der Industrie und kann Herstellern helfen, Vorsichtsmaßnahmen zu treffen. Zudem wird die Modellierung der ESD-Ereignisse und der Durchbruchmechanismen den Designern helfen, ihre ESD-Schutzschaltungen anzupassen.

Vermeiden Sie Überdesign

Bei Imec kombiniert ein Forscherteam Experimente und Modellierung, um die Durchbruchmechanismen zu entschlüsseln, die einer elektrostatischen Entladung beim Stapeln von Die-to-Wafer oder Wafer-to-Wafer folgen. Sie untersuchen zum Beispiel, wie das Gate-Oxid der internen I/O-Bausteine zusammenbricht, wenn keine ESD-Schutzschaltungen vorhanden sind. Außerdem untersuchen sie die Form des ESD-Pulses bei Vorhandensein von ESD-Schutzschaltungen. Die Untersuchung der verschiedenen Parameter, die die Form des ESD-Pulses beeinflussen, wird den Entwicklern helfen, die Schutzschaltungen effizienter zu gestalten, wenn ESD-Entladungen nicht vollständig vermieden werden können. Erste Erkenntnisse wurden auf der VLSI-Konferenz 2024 vorgestellt [4].

Die Ergebnisse dieser und anderer Studien – wie im Industry Council on ESD target levels [5] berichtet – können in Richtlinien und Forschungsausrichtungen für das breitere ESD-Ökosystem umgesetzt werden:

Der Spannungsunterdrückungseffekt reduziert den Bedarf an ESD-Schutzschaltungen

Ohne ESD-Schutzschaltungen in den internen I/O-Pins kann selbst eine sehr niedrige ESD-Spannung die empfindlichen internen I/O-Schaltungen zerstören. Glücklicherweise kommt uns beim Bonden ein wichtiger Effekt zugute: der Effekt der Spannungsunterdrückung. Beim Die-to-Wafer- oder Wafer-to-Wafer-Bonden können der Die/Wafer und der Zielwafer als ein paralleler Plattenkondensator betrachtet werden. Den Gesetzen der Physik folgend, erhöht sich seine Kapazität aufgrund des geringeren Abstands, wenn sich der Die/Wafer dem Zielwafer nähert. Dies wiederum reduziert die drohende elektrostatische Spannung erheblich.

Die Imec-Forscher bestätigten diesen Effekt in vereinfachten Versuchsaufbauten für das Hybrid-Bonden. Die Messungen deuten darauf hin, dass der Effekt beim Wafer-to-Wafer-Bonding weitaus ausgeprägter ist als bei Die-to-Wafer-Bonding-Konfigurationen. Obwohl die vorläufigen Ergebnisse darauf hindeuten, dass ein ESD-Schutz beim Wafer-to-Wafer-Bonding unnötig sein könnte, sind weitere Forschungen erforderlich, um herauszufinden, wie stark der Effekt in „realen“ Bondprozessen sein wird.

ESD-Schutz in Bondwerkzeugen

Mehrere Faktoren beeinflussen die Wirksamkeit der Spannungsunterdrückung. Einer dieser Faktoren ist die parasitäre Kapazität des Chips oder der Waferhalterung. Dies deutet darauf hin, dass das Bonding-Tool selbst eine entscheidende Rolle bei der ESD-Prävention spielen kann, zum Beispiel durch die Minimierung der parasitären Kapazität des Halters. Ein weiteres Beispiel ist die Integration von kundenspezifischen Luftionisierungslösungen in Die-to-Wafer-Montagewerkzeuge, die dazu beitragen können, die Chips innerhalb des Tools sicher zu entladen.

Reihenwiderstand der Schutzschaltung berücksichtigen

Für den Fall, dass externe ESD-Kontrollmaßnahmen einen Ausfall nicht vollständig verhindern können, sind interne ESD-Schutzschaltungen unerlässlich, um den ESD-Strom abzuleiten. Jedoch ist der verfügbare Platz für diese Schaltungen begrenzt. Einige Überlegungen können jedoch dazu beitragen, eine Überdimensionierung zu vermeiden und so den Platzbedarf zu reduzieren und die Leistung der internen I/O-Schaltungen zu erhalten.

Das Imec-Team hat die Form des ESD-Pulses analysiert, nachdem ein ESD-Ereignis die Schutzschaltung getroffen hat. Die Forscher beobachteten eine schnelle Anstiegszeit des ESD-Pulses (bis zu 22ps), viel schneller als der typische CDM-Puls. Darüber hinaus hat der Reihenwiderstand, der sich aus den metallischen Verbindungsleitungen und den ESD-Schutzvorrichtungen selbst ergibt, einen erheblichen Einfluss auf die Form des ESD-Pulses. Schmale Verbindungsleitungen mit einem höheren Serienwiderstand wirken sich beispielsweise tendenziell positiv auf die Form des ESD-Pulses aus, was sich in langsameren CDM-Entladungen und kleineren Spitzenströmen niederschlägt.

Diese Beobachtungen bedeuten, dass die Eigenschaften des ESD-Pulses und der Serienwiderstand der Schaltung beim Entwurf von ESD-Schutzschaltungen für 2,5/3D-Technologien nicht übersehen werden dürfen. Wenn dies nicht berücksichtigt wird, könnte dies zu einem übermäßigen ESD-Schutz führen, der eine unnötige Nutzung der Si-Fläche und eine Leistungsverschlechterung der internen I/O-Pins zur Folge hat. Allerdings würde eine Erhöhung des Serienwiderstands, wo dies möglich ist, die erforderliche Größe der ESD-Schutzschaltungen verringern.

3D-SoCs brauchen einen maßgeschneiderten ESD-Schutz

Bei Die-to-Wafer-Bonding-Prozessen, bei denen der Bedarf an ESD-Schutz höher sein wird, deuten Messungen darauf hin, dass die Größe der Dies ebenfalls eine kritische Rolle für das Auftreten eines/des Ausmaßes des ESD-Ereignisses spielt. Die Die-Größe ist daher auch ein entscheidender Faktor bei der Entwicklung der Schutzschaltung.

Insgesamt erfordern 3D-SoCs einen maßgeschneiderten Ansatz für den ESD-Schutz. Für die verschiedenen Bonding-Technologien und für diverse Die-Größen im Falle des Die-to-Wafer-Bonding sind unterschiedliche Designstrategien erforderlich. Weitere Forschung ist erforderlich, um die spezifischen Anforderungen von Mikrobump- und Hybrid-Bonding-Ansätzen zu untersuchen, sowohl für Die-to-Wafer- als auch für Wafer-to-Wafer-Technologien.

Messungen bestätigen den Bedarf an neuen Standards

Wenn ESD-Ereignisse an den I/O-Schnittstellen von nackten Chips und Wafern auftreten, zeigt sich, dass sich ESD-Impulse anders verhalten, als es die konventionellen Standards vorgeben, die für gehäuste Chips geschrieben wurden. Messungen bestätigen die Notwendigkeit, neue Standards zu entwickeln, die die Testanforderungen definieren.

Fazit und Ausblick

Die kontinuierliche Skalierung der Interconnect-Dichte, die verschiedene 2,5D/3D-Technologien bieten, stellt eine Herausforderung für den ESD-Schutz der internen I/O-Schnittstellen beim Stacken dar. Bei zukünftigen 3D-Systemen auf dem Chip wird kaum noch Platz für die Implementierung von ESD-Schutzschaltungen vorhanden sein, was die Notwendigkeit rechtfertigt, stärker in die ESD-Prävention zu investieren. In den Fällen, in denen Schutzschaltungen dennoch erforderlich sein werden, können mehrere Designfaktoren berücksichtigt werden, die dazu beitragen, eine Überdimensionierung der Schutzschaltungen zu vermeiden. Insgesamt kann jede der 3D-Verbindungstechnologien einen anderen Ansatz für den ESD-Schutz und die ESD-Prävention erfordern. Imec setzt in enger Zusammenarbeit mit der ESD Association seine Forschungsbemühungen zur Entwicklung von 3D-spezifischen ESD-Schutzstrategien fort. Längerfristig sollen die gemeinsamen Bemühungen zu neuen Standards für die Prüfung und Qualifizierung der ESD-Robustheit fortschrittlicher 2,5/3D-Technologien führen.

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Literatur

[1] ‘How to protect advanced CMOS technologies with thin Si substrates against ESD events’, imec Reading Room, February 2024

[2] ‘Imec demonstrates die-to-wafer hybrid bonding with a Cu interconnect pad pitch of 2µm’, imec press release, May 2024

[3] ‘Wafer-to-wafer hybrid bonding: pushing the boundaries to 400nm interconnect pitch’, imec Reading Room, February 2024

[4] ‘Toward 0V ESD protection in 2.5D/3D advanced bonding technology’, S.H. Lin et al., VLSI 2024

[5] Industry council on ESD target levels, WP 2, part II, revision 1.1, year 2023