Konzept des Radarsystems als High Density Wafer Level Package mit integrierten Chiplets

Bild 1: Konzept des Radarsystems als High Density Wafer Level Package mit integrierten Chiplets (Bild: Fraunhofer IZM)

Die Gesellschaft steht mit der Digitalisierung, dem Klimawandel und dem Schutz der Umwelt, der zuverlässigen und sauberen Energieversorgung, aber auch den Veränderungen in der Mobilität, dem demografischen Wandel und der digitalen Sicherheit vor immensen Herausforderungen. Technologien, wie die künstliche Intelligenz, das High-Performance- und Quantencomputing, die 5G/6G-Vernetzung, neue Entwicklungen in der Robotik und das Internet der Dinge (IoT) versprechen hierbei zahlreiche Lösungsansätze, sind aber ohne die rasanten Fortschritte in der Mi-kroelektronik und der Systemintegration nicht möglich. Für die heimische Elek-tronikfertigung, mit starkem Fokus auf die Aufbau- und Verbindungstechnik und die Systemintegration, haben die Themen sichere und zuverlässige Lieferketten und das Vertrauen in die Funktionalität elektronischer Bauteile sehr stark an Bedeutung gewonnen. Die sichere Versorgung mit elektronischen Bauteilen von weltweit agierenden Zulieferern ist elementare Voraussetzung für die Elektronikfertigung in Deutschland. Dies birgt die Gefahr, dass Nicht-Autorisierte in die Systeme eingreifen, Komponenten austauschen, Daten ausspionieren oder manipulieren, Funktionalitäten verändern sowie geistiges Eigentum (IP) entwenden und so auf vielfältige Weise Schaden anrichten.

Designs mit Teststrukturen für den RDL1st-Multi-Task-Wafer
Bild 2: Designs mit Teststrukturen für den RDL1st-Multi-Task-Wafer (Bild: Fraunhofer IZM)

Hinzu kommt, dass durch die weitere Miniaturisierung und die immer leistungsfähigeren elektronischen Systeme stetig neue – auch sehr sensible – Anwendungsbereiche erschlossen werden, deren Nutzung von einem hohen Vertrauen abhängig ist. Denkt man nur an selbstfahrende Autos, lebenserhaltende medizinische Geräte, datenverarbeitende Systeme im Finanzsektor und selbst der Einsatz von Servicerobotern im Wohnbereich, dann wird schnell klar, dass wir diesen Systemen und deren Funktionalität absolut vertrauen müssen. Vertrauen können wir den Systemen aber nur, wenn wir die Hoheit über die gesamte Lieferkette haben oder Methoden und Technologien einsetzen, die eine Manipulation am System oder ein Ausspionieren von Daten erkennen oder stark erschweren. Vielfältige Schutzmechanismen, zunehmend bereits in die Hardware integriert, können solchen Angriffen jedoch entgegenwirken. Wichtige Lösungsansätze sind hierbei unter anderem Verschleierungsstrategien (Obfuscation) im Bereich AVT/Packaging, der Schutz von funktionalen Schaltungen/Komponenten vor dem Ausspähen (Shielding), das Erkennen von Angriffsversuchen und Manipulationen (Detection), das Löschen von Daten nach der Detektion eines Angriffs (Zeroisation) und die physische Zerstörung von Komponenten (Destruction).

Fan-Out Wafer-Level-Packaging

Mit der Einführung des Wafer-Level-Packagings (WLP) wurden die Miniaturisierung und höhere Leistungsfähigkeit elektronischer Systeme in der Aufbautechnik entscheidend mitgeprägt. Als Weiterentwicklung stellt das Fan-Out WLP eine hochaktuelle Technologie dar, die bereits in Serienreife überführt wurde. Hierbei ermöglichen in Moldmasse eingebettete Chips einerseits eine Umverdrahtung über die Chipfläche hinaus, um die Lotkontakte zu entzerren und das Anschlusslayout damit anzupassen. Im Gegensatz dazu war beim bisherigen WLP die Umverdrahtung nur innerhalb des ICs (Fan-in) möglich. Gleichzeitig bietet die Fan-out WLP Technologie einen Ansatz, um heterogene Chips, aber auch passive und andere Komponenten in einem Package zu vereinen und damit kostengünstige System-in-Packages (SiP) direkt im Package zu realisieren. Durch die Polymer-Umverdrahtung der elektrischen Verbindungen im Package zwischen den Chips werden die parasitären Effekte minimiert. Dadurch eignen sich diese Packages insbesondere für Hochfrequenzsysteme (zum Beispiel Radar, 5G/6G-Module).

Chiplets

Chiplets verfolgen einen modularen Ansatz im Chipdesign und im Aufbau. Im Gegensatz zu komplexen Einzelchips (zum Beispiel CPUs), deren Leistung sich nur noch bedingt beziehungweise in geringem Maße steigern lässt, die zudem fehleranfälliger sind und letztlich eine geringere Ausbeute bei der Herstellung besitzen, werden bei den Chiplets mehrere Einheiten über möglichst standardisierte Schnittstellen miteinander verbunden. Diese lassen sich dann entsprechend hochskalieren, um die Leistung weiter zu steigern. Chiplets können mit einer höheren Ausbeute und mit kundenspezifischem IP produziert sowie für unterschiedliche Anwendungen quasi wiederverwendet werden. Letztlich müssen aber alle Komponenten (inklusive der Chiplets) zu einem System zusammengeführt werden, wobei die Advanced Packaging Technologien des Fan-out WLP hierbei eine maßgebliche Rolle spielen. Aktuell gibt es immense Bemühungen (unter anderem durch die amerikanischen Initiativen UCIe und OSDA), um durchgängige Standards zur Integration von Chiplets mittels Advanced Packaging zu verabschieden. Durch die Modularisierung bieten die Chiplets auch für die Umsetzung von Maßnahmen zur vertrauenswürdigen Elektronik einen vielversprechenden Ansatz.

Vertrauenswürdige Elektronik durch geteilte Fertigung

Eine Vorgehensweise zur Absicherung der Vertraulichkeit ist die Verschleierung der Gesamtfunktionalität der Halbleiter durch eine Systempartitionierung mittels Chiplets. Dabei versucht man, Systeme ganz bewusst nicht als Single-Chip-Lösungen aufzubauen, sondern mittels Chiplets in mehrere Basis-Einheiten zu zerlegen. Die Chiplets kommen dabei von unterschiedlichen (auch nicht-vertraulichen) Halbleiterfertigern weltweit, enthalten jeweils nur Teilalgorithmen der Signalverarbeitung und werden erst in der Endfertigung zur Gesamtfunktion zusammengesetzt. Diese als Split Manufacturing (geteilte Fertigung) bezeichnete Vorgehensweise erschwert eine Manipulation von Chips oder ein Ausspionieren von Daten (zum Beispiel durch den Einbau eines Trojaners) und ermöglicht trotz globaler Teilefertigung eine hohe Vertraulichkeit bei der Herstellung. Hinzu kommt, dass sich die Chiplets als Basis-Halbleiterkomponente in großen Stückzahlen und mit einer hohen Ausbeute kostengünstig produzieren lassen.
Das aktuelle BMBF-Projekt VE-Rewal zielt darauf ab, die Wafer Level Packaging (WLP) Technologie weiterzuentwickeln sowie die sichere und vertrauenswürdige Elektronikentwicklung mit einer Vertrauensarchitektur auszustatten und damit hochintegrierte Chiplets vor Manipulation zu schützen. Im Projekt wird mittels Fan-out Wafer-Level-Packaging- (FOWLP) Technologie ein 77-GHz MIMO-Radarmodul für das autonome Fahren aufgebaut, deren Manipulation der Funktionalität immense Folgen nach sich ziehen kann.

Gesamtprozess für High-Density-FOWLP
Bild 3: Gesamtprozess für High-Density-FOWLP (Bild: Fraunhofer IZM)

Alles zur SMTConnect 2023

Daten zur SMTConnect 2023
(Bild: Mesago Messe Frankfurt)

Welche Produkthighlights gibt es in den 3 Hallen der SMTConnect 2023? Wie wird die Future-Packaging-Line alljährlich zum Laufen gebracht, ohne sie vorher testen zu können? Die Antworten und mehr finden Sie in unseren Berichten rund um die Messe vom 9. bis 11. Mai in Nürnberg:

Ziel ist es hierbei die Funktionalität des Gesamtsystems abzusichern und für die Endanwendung vertrauenswürdig und sicher zu gestalten. Die Funktion der Signalverarbeitungschips wird hierbei auf mehrere Chiplets verteilt und das Gesamtlayout und das geistige Eigentum gegenüber Angreifern verschleiert. Ein bestehender FOWLP Herstellungsprozess wird hierfür sowohl hinsichtlich des HF-Verhaltens als auch der High-Density Verdrahtung optimiert.

Beginnend mit Materialcharakterisierungen für unterschiedliche Polymere für Dielektrika und Molding werden zunächst Einzelprozesse für Polymercoating und -strukturierung entwickelt und Auflösungsuntersuchungen der Polymere hinsichtlich der HD-Umverdrahtung anhand optischer Messungen durchgeführt. Gleichzeitig werden neue Designs für die RDL-Strukturen mit verschiedenen VIA-Stacking Aufbaugeometrien entwickelt. Spezielle Teststrukturen für elektrische Widerstände, Leckströme, Daisy-Chains, Single-VIAs und Strombelastbarkeit werden mittels elektrischer Messungen verifiziert (Bild 2). Zur Verringerung der Substratverwölbung erfolgen Warpage und Bow Inline-Messungen zum Stressverhalten der Polymere auf den Substraten während der Prozessierung. Mittels einer simulativen Bewertung werden zusätzlich verschiedene Aufbauvarianten zum Verwölbungsverhalten verglichen und eine anschließende Materialkombination bei verschiedenen Chip- und Molddicken ausgewählt. Bild 3 zeigt den Basisprozess zum Aufbau des Radarmoduls in RDL-1st FOWLP Technologie.

Bild 4 zeigt einen prozessierten RDL-1st-Substratwafer mit assemblierten Chip-lets. Der Chiplet-Ansatz macht auch einen neuen Designansatz notwendig, um die Algorithmen auf mehrere Chiplets aufzuteilen. Maßnahmen, wie die zusätzliche Verschlüsselung der Datenübertragung auf Protokollebene an den Schnittstellen der Chiplets und die Integration einzelner zertifizierter Smart Cards aus sicherer Quelle, tragen zur weiteren Steigerung der Sicherheit und Vertraulichkeit bei.

RDL-1st-Substratwafer mit assemblierten Chiplets
Bild 4: RDL-1st-Substratwafer mit assemblierten Chiplets (Bild: Fraunhofer IZM)

Danksagung

Die Autoren danken den Mitarbeiterinnen und Mitarbeitern des Fraunhofer IZM und des Forschungsschwerpunktes Technologien der Mikroperipherik der TU-Berlin für die dargestellten Forschungsergebnisse und dem BMBF für die Förderung des Projektes VR-Rewal, wodurch wichtige Teilentwicklungen im Rahmen der vertrauenswürdigen Elektronikentwicklung ermöglicht wurden. (pg)

➤ SMTconnect Halle 5, Stand 434

 

Literatur und Quellen

[1] Vertrauenswürdige Elektronik - Forschung und Innovation für technologische Souveränität. Broschüre des Bundesministerium für Bildung und Forschung (BMBF), Mai 2021. www.elektronikforschung.de/service/publikationen/vertrauenswuerdige-elektronik
[2] T. Braun, K.-F. Becker, R. Kahle, L. Georgi, S. Raatz, S. Voges, M. Minkus, J. Bauer, M. Schneider-Ramelow, K.-D. Lang: Technology Development towards a Foldable Fan-out Wafer Level Package IMAPS 2017, 9.-12. Oktober, Raleigh, NC, USA

Dr.-Ing. Maik Hampicke, Philipp Scheibe

Fraunhofer IZM, Berlin, Dresden

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