Beschleunigungslösung E-FPGA-IP

Bei Hochleistungs-Rechnerplattformen kommen FPGAs immer häufiger zusammen mit CPUs zum Einsatz, um für eine spezialisierte Hardwarebeschleunigung zu sorgen. In dieser Konfiguration können sich die CPUs auf besonders komplexe Algorithmen konzentrieren, in denen sie häufig den Thread und den Kontext wechseln und häufig wiederholte Aufgaben an ein FPGA delegiert werden. Dieses fungiert als konfigurierbarer Hardwarebeschleuniger, Coprozessor oder Auslagerungs-Einheit. Selbst wenn FPGAs und CPUs als diskrete Bausteine auftreten, profitieren die Systeme durch erhöhte Gesamt-Effizienz von der Tatsache, dass die Technologien nicht etwa unvereinbar aufeinanderprallen, sondern einander vielmehr perfekt ergänzen.

Bild 1: Das Speedcore-E-FPGA-IP von Achronix lässt sich in ein ASIC oder SoC integrieren, um eine individuell angepasste, programmierbare Struktur zur Verfügung zu stellen.

Bild 1: Das Speedcore-E-FPGA-IP von Achronix lässt sich in ein ASIC oder SoC integrieren, um eine individuell angepasste, programmierbare Struktur zur Verfügung zu stellen. Achronix

Es ist mit einiger Sicherheit davon auszugehen, dass die Einbindung von FPGA-Strukturen in SoCs ein folgerichtiger Prozess der Systemintegration im Zeitalter der Ultra-Deep-Submicron-Technologie ist. Das Speedcore-E-FPGA-IP von Achronix lässt sich in ein ASIC oder SoC integrieren, um eine individuell angepasste, programmierbare Struktur zur Verfügung zu stellen (Bild 1). Die Kunden spezifizieren ihren Bedarf an Logik-, Speicher- und DSP-Ressourcen, und Achronix konfiguriert daraufhin das Speedcore-IP gemäß diesen Anforderungen. Speedcore-Look-Up-Tables (LUTs), RAM-Blöcke und DSP64-Blöcke lassen sich nach dem Baukastenprinzip zusammenfügen, um für jede Anwendung die jeweils optimale programmierbare Struktur zusammenzustellen. Verglichen mit einer Lösung aus CPU und eigenständigem FPGA kann das Speedcore-E-FPGA-IP mit klaren Vorteilen punkten:

  • Höhere Leistungsfähigkeit – Ein E-FPGA wird ohne I/O-Puffer und über eine breite parallele Schnittstelle direkt an das ASIC angeschlossen, was für einen drastisch höheren Durchsatz und eine Latenz sorgt, die – in Taktzyklen gerechnet – im einstelligen Bereich liegt. Angesichts der Forderung nach Echtzeitreaktion bei rasch wechselnden Verkehrsbedingungen ist die Latenz von kritischer Bedeutung.
  • Geringerer Stromverbrauch – Programmierbare I/O-Schaltungen sind für die Hälfte des Gesamt-Stromverbrauchs eigenständiger FPGAs verantwortlich. Da ein E-FPGA direkte Leitungsverbindungen zu weiteren Blöcken im Host-SoC besitzt, sind große programmierbare I/O-Puffer komplett überflüssig.
  • Niedrigere Systemkosten – Die Chipabmessungen eines E-FPGA sind deutlich geringer als die einer eigenständigen FPGA, da das E-FPGA nur die Applikation implementieren muss. Auch dies macht programmierbare I/O-Puffer und viel Schnittstellenlogik überflüssig.

Neben Standardlogik, eingebettetem Speicher und DSP-Blöcken können die Kunden auch eigene Funktionsblöcke definieren, die sich in das Speedcore-E-FPGA integrieren lassen. Diese sogenannten Speedcore Custom Blocks werden neben den traditionellen Bausteinen in die Logikstruktur eingebunden. Das Hinzufügen von Funktionen, die zum Verringern der Fläche und/oder das Steigern der Performance der anvisierten Applikation optimiert sind, verbessern die Fähigkeiten des E-FPGA entscheidend.

 

Mit dem Speedcore-IP lässt sich in Automotive-Anwendungen ein ADAS-zentriertes Verarbeitungsmodell realisieren. Mehr dazu auf der folgenden Seite.

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