Der Fertigungstest ist ein wichtiger Teil der Produktentwicklung. Unvollständige Tests können dazu führen, dass Kunden fehlerhafte Teile erhalten, was zu Rückläufern führt. In der Regel gibt es immer Probleme, die gefunden und behoben werden müssen. Einige Anwendungen sind dabei besonders problematisch, beispielsweise wenn die Zielfehlerrate bei weniger als einem Fehler pro Million Anteile (DPPM,defective parts per million) liegen muss. Zudem ist der Test auch eine entscheidende Komponente für die laufenden Kosten eines Produktes und hat somit einen direkten Einfluss auf die Rentabilität eines Designs. Die Kosten für die Tester und die Testzeit jedes einzelnen Chips gehen direkt zu Lasten des letztendlichen Produktpreises. Allerdings ist der Test auch ein wichtiges Argument im Hinblick auf den Produkterfolg: Je besser die Qualität der für die Prototypen-Evaluierung gelieferten Muster ist, desto wahrscheinlicher wird das Produktdesign erfolgreich sein; unter dem Vorbehalt, dass die Testentwicklungsdauer sich nicht negativ auf den Lieferzeitplan auswirkt.

Unterschied zwischen digitalen und analogen Tests

Eckdaten

Analoge Designs können für Chipdesigner hinsichtlich der Testbarkeit eine Herausforderung darstellen. Hinzu kommt, dass sich die Methodik der Tests durch bedeutende Fortschritte verändert. Anhand eines Beispiels erläutert der Artikel den Einsatz eines Fehler-orientierten Tests zur Simulation eines Fertigungstests und zeigt auf, wie sich die Testabdeckung ermitteln lässt. Dieser neue Flow erlaubt Analogentwicklern eine Evaluierung von Testprogrammen und der Testbarkeit von Designs schon frühzeitig im Designflow, was kürzere Testzeiten und damit niedrigere Herstellungskosten zur Folge hat.

Im Vergleich zum digitalen Design besteht einer der größten Unterschiede in der Entwicklungsmethodik darin, wie die Analogentwickler die Testbarkeit der Schaltung berücksichtigen. Digitalentwickler haben Werkzeuge, um die Testbarkeit automatisch in ihren Designflow zu integrieren und Teststrukturen automatisch zu generieren. Damit können sie Testpattern erzeugen und die Testabdeckung ermitteln sowie die zusätzlich benötigte Fläche auf dem Chip abschätzen. Diese Tools basieren auf dem Stuck-at-low-Fehlerkonzept. Durch eine Fehlerinjektion lässt sich die Fähigkeit des Tests, bestimmte Fehler zu erkennen, analysieren und die Fehlerabdeckung ermitteln. Die Fehlerabdeckung gibt den Prozentsatz der Fehler an, die mit so einem Test erkennbar sind. Für Digitalentwickler ist das Fehlerkonzept – Stuck-at-low, Stuck-at-high – ausreichend, um eine Automatisierung des Tests zu ermöglichen.

Normalerweise konzentrieren sich die analoge Verifikation und der Test auf die Funktionalität und die Leistungsparameter des Chips, damit die Schaltung wie vorgesehen funktioniert. Da diese Parameter nicht der einfachen Stuck-at-Logik folgen, war es bisher immer eine Herausforderung das Fehlerkonzept auf analoge Designs zu übertragen. Die Fehler müssen für jede makroskopische Charakteristik des Designs definiert werden, wie etwa bei Abweichungen der Leerlaufverstärkung oder der Offset-Spannung.

Fehlerursache als Ausgangspunkt

Diese Definition der Fehler und der Fehlermodi hat sich für Analogschaltungen als schwierig erwiesen und lässt sich nur schwer mit der DPPM korrelieren. Ein alternativer Ansatz ist die Fehler-orientierte Testsimulation. Anstatt zu versuchen, Fehler für jede einzelne Schaltungscharakteristik zu definieren, konzentriert sich dieser Ansatz auf die Ursache der Ausfälle. Ausfälle können durch Probleme im Fertigungsprozess verursacht werden, zum Beispiel durch unvollständiges Ätzen des Metalls, was einen Kurzschluss zwischen zwei angrenzenden Metallverbindungsleitungen hervorrufen kann. Fehler-orientierte Tests konzentrieren sich auf solche Anomalien in der Fertigung. Durch Anlegen von Stimuli an Schaltungen mit entsprechenden Fehlermodellen können Entwickler die Auswirkungen auf die Schaltungscharakteristik beobachten und bewerten. Die Anzahl der Fehler, die während des Produktionstests entdeckt werden können, ist so berechenbar. Damit ersetzt eine Fehler-orientierte Prüfung aber nicht notwendigerweise einen vorhandenen spezifikationsbasierenden Test. Diesen sehen Entwickler eher als ein Mittel, um die Effizienz eines bestimmten Tests zu ermitteln und um Informationen zu erhalten, mit denen sich entscheiden lässt, ob sie die Testqualität verbessern müssen.

Bild 1: Fehlergenerierung für die Simulation.

Bild 1: Fehlergenerierung für die Simulation Cadence

Da diese Methodik inzwischen ausgereift ist, rief die IEEE eine P2427-Arbeitsgruppe ins Leben, um einen Standard für die Modellierung von Fertigungsfehlern für die Simulation zu definieren. Die Standardisierung der Fehlermodelle ermöglicht die Entwicklung von Tools zur Durchführung von Fehlersimulationen. Damit haben nun auch Analogentwickler ein Tool zur Verfügung, um den Testaufbau für die Fertigung zu simulieren und dessen Effizienz abzuschätzen. Das Tool modelliert die Fehler als niederohmige Widerstände für Kurzschlüsse und als hochohmige für Unterbrechungen. Bild 1 zeigt, wie Cadence diese Simulationsmethodik in der Legato-Reliability-Lösung realisiert. Mithilfe des Fault Assistant im Virtuoso ADE Assembler von Cadence lassen sich Fehlermodelle in Regeln umwandeln. Mithilfe dieser Regeln können Entwickler festlegen, wo sie die Fehler in die Schaltung einfügen. Der Virtuoso ADE Assembler erzeugt eine Liste, die der Spectre Accelerated Parallel Simulator nutzen kann, um die Fehlersimulation durchzuführen. Das Tool simuliert dann sämtliche Fehler und vergleicht die Simulationsergebnisse anschließend mit den Testgrenzwerten. So lässt sich bestimmen, ob der Test den Fehler erkannt hat.

Fertigung simulieren

Ein Beispiel soll verdeutlichen, wie sich ein Analogtest simulieren lässt. Das zu prüfende Bauteil ist eine Bandabstandsreferenz. Hier ist der erste zu beachtende Punkt, dass der Produktionstest simuliert wird. Die Testbench nutzt das Load Board im Tester und den jeweiligen Teststimulus.

Das Fertigungstestprogramm besteht aus fünf einzelnen Tests:

  • IDDQ, Ruhestrom der Stromversorgung
  • Vout, die Ausgangsspannung der Bandabstandsreferenz
  • Rout, der Ausgangswiderstand der Bandabstandsreferenz
  • PSRR, die Stromversorgungsunterdrückung der Ausgangsspannung
  • ΔIsupply, die Änderung des Ausgangsstroms der Stromversorgung bei Schwankungen der Stromversorgungsspannung
Bild 2: Testergebnisse der Fehlersimulation.

Bild 2: Testergebnisse der Fehlersimulation Cadence

Nach dem Erstellen der Testbench, der Einrichtung der Tests und der Definition der Messungen besteht der nächste Schritt im Prozess darin, mithilfe des Fault Assistant die Regeln zu definieren, um die zu simulierenden Fehler zu ermitteln. Für das Testobjekt werden Fehler gesucht, die Bauteilausfälle aufgrund von Sperrschicht-Kurzschlüssen verursachen.

Im Bild 2 sind die Simulationsergebnisse für die Bauteilfehler dargestellt. Die Testabdeckung des Testprogramms ist hoch; jedoch decken die Tests einen Fehler nicht ab, nämlich Fehler RB1_F11. Der Test konnte diesen Fehler nicht entdecken, weil dieser Fehler in der Start-up-Schaltung auftritt und alle Tests während des Normalbetriebs der Schaltung erfolgen, also nachdem die Start-up-Schaltung abgeschaltet wurde. Da die Start-up-Schaltung bei der Ausführung der Tests nicht aktiv ist, lässt sich dieser Fehler nicht finden. Um eine Testabdeckung von 100 Prozent zu erreichen, müssten die Entwickler einen neuen Test hinzufügen, der die Schaltung während des Start-up beobachtet.