Bild 1: Durch die hauseigene 3D-Technologie vereint Altera seine FPGAs mit weiteren Chips in einem Gehäuse.

Bild 1: Durch die hauseigene 3D-Technologie vereint Altera seine FPGAs mit weiteren Chips in einem Gehäuse.Altera

In seine 20-nm-Mixed-System-Struktur integriert Altera 40-GBit/s-Transceiver, neue DSP-Blöcke mit variabler Genauigkeit und einer IEEE-754-Gleitkomma-Performance von über 5 TFLOP sowie von heterogene 3D-ICs, die FPGAs mit benutzerdefinierten Hardcopy-ASICs oder eine Vielzahl von anderen Technologien wie Speicher, ASICs von Drittanbietern und optische Schnittstellen in einem Gehäuse vereint (Bild 1). Zusammen mit Innovationen beim Power-Management kann Altera nach eigenen Angaben die Leistungsaufnahme im Vergleich zur Vorgängergeneration um bis zu 60 Prozent reduzieren kann: „Natürlich gilt das nicht für jede Anwendung, sondern nur für einzelne Applikationen. Wir rechnen aber tatsächlich quer durch die Familie mit einer sehr spürbaren Einsparung“, betont Bradley Howe, Senior Vice President für Research and Development bei Altera in San Jose, Kalifornien (Bild 2).

Bild 2: Bradley Howe ist Senior Vice President, Research and Development, Altera.

Bild 2: Bradley Howe ist Senior Vice President, Research and Development, Altera.Altera

Gleichzeitig arbeitet Altera an seiner vollständig ausgestatten High-Level-Designumgebung mit System-Level-Designtools (Qsys), C-basierten Designtools (OpenCL) und DSP-Entwicklungssoftware (DSP Builder). Altera wird auch in Zukunft seinen Schwerpunkt auf die Produktivität der Designer legen und seine Entwicklungs-Tools skalieren, um bei 20 nm die schnellsten Compilierungszeiten liefern zu können. „Etwa 45 % unseres F&E-Teams arbeiten an der Software“, erklärt Bradley Howe. Schließlich wird der enorme Grad in Integration, die mit den hauseigenen Bausteinen möglich ist, erst nutzbar, wenn die Tools mitspielen. Große Hoffnung setzt er zum Beispiel in OpenCL: Hier lassen sich vorhandene Applikationen, die derzeit auf GPUs laufen, problemlos in FPGAs überführen. Dort laufen sie dann wesentlich energieffizienter.

Alteras nächste Bausteingeneration wird die 20-nm-Prozesstechnologie von TSMC nutzen (genauer: den 20SoC-Prozess) und einschließlich eines Hard-ARM-Prozessorsubsystems den höchsten Systemintegrationsgrad aufweisen. Erste Samples der 20-nm-SoC-FPGAs stellt Altera für Ende 2013 in Aussicht.

Bild 3: Der Silizium-Interposer liegt unter dem FPGA und den zusätzlichen Dies. Er stellt die Verbindung her.

Bild 3: Der Silizium-Interposer liegt unter dem FPGA und den zusätzlichen Dies. Er stellt die Verbindung her.Altera

Technologie im Detail

Die hohe Systemintegration erreicht Altera, in dem sie mehrere Dies in einem Package vereint. Das FPGA-Modul mit seinen Transceivern, dem ARM-Core und DPS-Blöcken ist monolithisch aufgebaut. Speicher-Bausteine, benutzerdefinierte Hardcopy-ASICs oder ASICs von Drittanbietern, ASSPs und optische Schnittstellen sind hingegen auf eigenen Dies. Die Verbindung stellt dann ein Silizium-Interposer her (Bild 3), sprich ein eigener Silizium-Chip, der unter den anderen Dies sitzt. Die Größe dieses Interposers ist nur durch die Halbleiter-Fertigungstechnologie begrenzt (Bild 4). Er kann im Grunde beliebig viele Dies tragen. Das resultierende System heißt wahlweise 3D oder, exakter, 2½D. Altera lässt die 3D-ICs mit dem Chip-on-Wafer-on-Substrate-Prozess (CoWoS) bei TSMC fertigen.

Bild 4: Wie viele Chips auf den Interposer passen, hängt von dessen Größe ab. Die ist nur durch den Herstellungsprozess beschränkt.

Bild 4: Wie viele Chips auf den Interposer passen, hängt von dessen Größe ab. Die ist nur durch den Herstellungsprozess beschränkt.Altera

Die DSP-Blöcke hat Altera neu entwickelt – „we re-architected the DSP“ nennt das Bradley Howe. Sie verfügen über variable Genauigkeit und erzielen eine IEEE-754-Gleitkomma-Performance von über 5 TFLOPs. Das sei über fünf Mal mehr TFLOPs pro Watt als beim Wettbewerb, erklärt Altera. Die neuen Transceiver erreichen 40 GBit/s bei Chip-zu-Chip-Verbindungen und 28 GBit/s auf der Backplane. Damit ermöglichen sie die Migration auf 100-GBit-Backplanes und in 400-GBit-Systeme. Die 20-GBit/s-Transceiver dienen zur Ansteuerung von CEI-25G-LR, Ethernet 4×25-GBit-Backplanes. Ein weiteres Highlight, speziell für die Beurteilung der Signalqualität, ist die auf dem Die integrierte Instrumentierung. Die Messstelle sitzt direkt hinter dem Transceiver und erzeugt dort I-Diagramme. Außerdem sind typische Logic-Analyzer-Funktionen enthalten. Die Resultate sind laut Bradley Howe besser als bei jeder Messung per Probe, da keine parasitären Effekte auftreten.