Die AXI4-IP-Unterstützung folgt erst mit der Version 12.3.

Die AXI4-IP-Unterstützung folgt erst mit der Version 12.3.

Die Entwicklungssoftware ISE Design Suite 12 von Xilinx bietet erstmals eine „intelligente“ Clock-Gating-Technik, die die dynamische Verlustleistung um über 30% reduziert. Die Werkzeug-Suite bietet auch Vorteile für die timing-getriebene Designoptimierung, Unterstützung von AMBA-4-AXI4 kompatibler IP für ein Plug-&-Play-Design und beinhaltet einen intuitiven Designablauf mit partiellen Rekonfigurationsfunktionen der 4. Generation, der die Kosten für das gesamte System in einer Vielzahl von Applikationen senkt.

Die ISE Design-Suite 12 besitzt mit vollautomatischer Analyse und „feinkörniger“ Optimierung der Logik-Slices, die erste Clock-Gating-Technik in der FPGA-Branche, die speziell dafür entwickelt wurde, die Anzahl der Übergänge zu reduzieren, ein Hauptfaktor für die dynamische Verlustleistung in digitalen Designs.

Diese Technik analysiert das Design mit einer Reihe einmaliger Algorithmen, um sequentielle Elemente („Übergänge“) innerhalb jedes Logik-Slices aufzuspüren, die die nachgeschaltete Logik und Verbindungen nicht ändern, wenn es den Zustand ändert. Die Software generiert eine spezielle Logik zur Taktfreigabe, die automatisch unnötige Aktivitäten auf Ebene der Logik-Slices sperrt, um damit Einsparungen des Leistungsbedarfs aufzusummieren, ohne dass dazu ein ganzes Taktnetz abgeschaltet werden muss. Um ein Plug-&-Play-FPGA-Design zu fördern, standardisiert Xilinx die IP-Schnittstellen auf das offene AMBA-4-AXI4-Verbindungsprotokoll, was die Integration der IP von Xilinx und weiteren Herstellern vereinfacht und die Systemleistung maximiert.

Xilinx arbeitete auch eng mit ARM zusammen, um die AXI4-, AXI4-Lite und AXI4-Stream-Spezifikationen zu definieren, die ein effizientes Abbilden dieser Spezifikationen in seine FPGA-Architekturen erlaubt. Die Innovationen in der ISE Design-Suite 12 werden in mehreren Phasen auf den Markt kommen, wobei das intelligente Clock-Gating für Virtex-6-FPGA-Entwicklungen bereits jetzt mit der Version 12.1 ausgeliefert wird.

Die partielle Rekonfiguration der Virtex-6-FPGA-Designs wird in Version 12.2 enthalten sein und die AXI4-IP-Unterstützung folgt mit Version 12.3. Die ISE Design-Suite arbeitet mit der neusten Simulations- und Synthese-Software von Aldec, Cadence Design Systems, Mentor Graphics und Synopsys.

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