(Bild: NXP)
Warum NXP für seine nächste Automotive-SoC-Generation mit der 5-nm-Technologie von TSMC gleich zur absoluten Technologie-Spitze greift, das erklärt Lars Reger, Chief Technology Officer von NXP Semiconductor, im Gespräch mit all-electronics und AUTOMOBIL-ELEKTRONIK so: „Wir können nicht jedes Mal eine neue IP erzeugen. Wir nehmen vielmehr eine Plattform-Architektur und setzen sie weit nach vorne in 5-nm-Technologie. Damit ist NXP ganz klar der Pilot für 5-nm-CMOS im Automobil.“
Lars Reger: „Ich gehe davon aus, dass wir Level-2plus- und Level-3-Systeme in größeren Stückzahlen sehen werden.“ NXP
Den Zeitpunkt für diesen Schritt empfindet Lars Reger als „gar nicht so schlecht, weil derzeit eine Ernüchterung im Automotive-Autonomous-Market eintritt“. Auch wenn Lars Reger nicht näher auf diese „Ernüchterung“ eingeht, wissen Branchen-Insider dennoch, dass sich der Kraftakt des autonomen Fahrens als sehr viel komplexer, schwieriger und vor allem auch teurer herausgestellt hat, als dies ursprünglich geplant war, so dass wir wohl noch ziemlich viele Jahre ohne vollautonome Volumen-Pkws auf unseren Straßen leben werden.
NXP suche sich seine Leitkunden für diese besonders leistungsfähigen Chips sorgfältig aus, wobei die Auswahlkriterien primär die Qualität von Konzepten und Algorithmen seien. Dabei wird es sicherlich einige wenige Leitkunden geben, die Lars Reger als eine selektive Gruppe Gleichgesinnter bezeichnet. „Allerdings müssen wir die Requirements abstimmen, damit wir nicht für jeden ein Individualprodukt fertigen müssen.“
Selbst der Automotive-Markt ist zu klein für 5 nm
Halbleiterhersteller denken in sehr großen Stückzahlen, denn nur so können sie trotz hochkomplexen – und äußerst kapitalintensiven – Fertigungsverfahren ihre Chips dennoch zu relativ niedrigen Preisen anbieten. „Für einen Halbleiterhersteller bedeuten Automotive-Applikationen immer ziemlich kleine Stückzahlen“, erklärt Lars Reger. „Wir Halbleiterhersteller müssen stets schauen, dass wir nicht nur einen kleinen Kunden mit unseren Halbleitern bedienen, sondern auch Kunden, die riesige Stückzahlen abnehmen.“
Um in diesem Umfeld erfolgreich zu sein, versuche NXP, „ein bisschen ein Gleichteile-Konzept zu fahren, also möglichst oft die gleichen Bausteine und Architekturen zu nutzen – von den Speicherschnittstellen über Bussysteme und I/Os bis zum Housekeeping im Chip“. Unter Housekeeping versteht NXP unter anderem die Spannungs- und Takt-Domänen innerhalb des Chips. „So müssen wir uns nur noch um die entsprechenden Peripherie-Elemente kümmern, während wir versuchen, uns beim nicht-differenzierenden Teil nicht zu unterscheiden.“
„Hierdurch ergeben sich viele Vorteile bei der Software“, führt Lars Reger weiter aus, „denn das bedeutet, dass das Risiko beim Markteintritt viel geringer wird, weil man wesentliche Teile zuvor schon mehrfach getestet hat. Das ist nichts anderes als das, was die großen Automobilkonzerne schon seit Jahren auf der Mechanikseite machen, indem sie das gleiche Chassis für unterschiedliche Karosserien und unterschiedliche Innenräume nutzen.“
Mit diesem Konzept könne man sich selbst einen Technologieknoten wie 5 nm „sehr gut leisten und schnell nach vorne kommen“, aber „der Entwicklungsaufwand ist schon hoch – vor allem auch das Automotive-Hardening.“ Um hier zügig voran zu kommen, setzt NXP auf Arbeitsteilung: Während TSMC auf der Frontend-Seite dafür sorgt, dass die 5-nm-ICs automotive-tauglich werden, arbeitet NXP am Automotive-Backend.
NXP will Automotive-Chips in 5-nm-Technologie bei TSMC fertigen lassen. Bereits 2021 erwartet das Unternehmen erste Muster. NXP
Auch das Backend ist bei 5 nm alles andere als trivial. So berichtet der NXP-CTO unter anderem von leichten Verwringungen, also Torsionsbelastungen, der Gehäuse, die Piezo-Effekte in den analogen Schaltungsteilen zur Folge haben können, und auch diesen Effekt gilt es zu berücksichtigen beziehungsweise zu kompensieren.
Verlustleistung bei 5-nm-Technologie für Automotive
„Wir hoffen, dass wir Wasserkühlung vermeiden können, aber im High-Performance-Bereich wird man wohl schon einen Kühlkörper nutzen müssen“, sagt Lars Reger. Da NXP aber 14-nm-Chips für Consumer-AI-Anwendungen im Programm hat, die „so groß wie ein Daumennagel sind und ohne Kühlkörper arbeiten“, gibt sich der CTO sehr zuversichtlich, dass sich auch bei 5-nm-ICs die Verlustleistung recht gut beherrschen lassen wird.
Warum 5-nm-CMOS für Automotive?
Mit den Worten „Ich gehe davon aus, dass wir Level-2plus- und Level-3-Systeme in größeren Stückzahlen sehen werden, und in drei bis sieben Jahren wird das in breitem Umfang Einzug halten“ bringt Lars Reger den Marktbedarf auf den Punkt. „So kommen hochvolumige Anwendungen wie unsere Blue-Boxes in der breiten Masse zum Einsatz.“ Die potenziellen Anwendungen im Bereich automatisiertes Fahren kommen dann zusätzlich hinzu.
Volle Skalierbarkeit der Chiparchitektur
Der Grundgedanke bei NXP bestehe darin, in einer Chiparchitektur alle Level abzudecken – und zwar so, dass man sowohl den Chip als auch die Software skalieren kann. „So muss nicht für jeden Level eine eigene Architektur her“, bringt Lars Reger es auf den Punkt. „Wir gehen weg von der bisherigen Lego-Block-Technologie und nutzen stattdessen die Aufintegration im Halbleiter, denn so können wir einen Chip in sehr großen Stückzahlen fertigen. Bei 5 nm ist es trotz beziehungsweise gerade wegen der hohen Stückzahlen erheblich rationeller, dass manchmal einzelne Chipteile nicht für alle Applikationen zum Einsatz kommen.“
Erste Muster schon 2021
Schon seit gut 1,5 Jahren spreche NXP mit Foundrys über diesen Technologie-Knoten, und zunächst sei auch 7,5 nm im Gespräch gewesen, bevor dann die Entscheidung für 5 nm fiel. Bereits in der zweiten Jahreshälfte des nächsten Jahres will NXP „sicherlich Muster in 5-nm-Technologie haben“; die Stückzahlen sollen dann etwa 1,5 Jahre später folgen, aber das hänge direkt vom Automobilmarkt ab: „Wir wollen 2022, 2023 bei 5 nm marktfertig sein.“
Die neue Architektur – ganz ohne Flash-Speicher!
Beim Design seiner 16 und 5-nm-Produkte verabschiedet sich NXP von so manchem fast schon als Paradigma angesehenen Standard. So wird es auf den Chips beispielsweise keine Flash-Speicher mehr geben: „Embedded-Flash ist in Technologien wie 16- oder 5-nm wirtschaftlich kompletter Wahnsinn“, konstatiert Lars Reger. „Wir setzen auf SIP, System-in-package und packen neben dem 5-nm-IC einen soliden I/O-Expander sowie einen Flash-Chip mit ins Gehäuse, wobei wir auch hier auf Gleichteile setzen. Im Prinzip ist das der endgültige Abschied vom Embedded-Flash auf dem Chip, denn so ist man viel flexibler.“
Allerdings integriert NXP sehr wohl große SRAMs auf dem 5-nm-Chip. „Das Problem bei den nichtflüchtigen Speichern ist die Memory Retention (die sichere Bewahrung des Speicherinhalts nach dem Abschalten der Spannungsversorgung, die Redaktion) über den Temperaturbereich hinweg. Hier sind wir an einer physikalischen Grenze mit den normalen Flash-Zellen, wie wir sie kennen. Das ist wirklich ein extremer Schwenk in eine ganz andere Richtung, den wir von 3-4 Jahren wirklich noch nicht so klar gesehen haben.“
NXP bezeichnet ein solches SIP übrigens als Mikrocontroller, weil das SIP sich wie eine MCU verhält und weil NXP bereits die Integration ins Gehäuse verantwortet – und damit schließt sich der Kreis in der MCU-orientierten Automobilbranche.
Alfred Vollmer
(av)
